F-Tile JESD204C Intel FPGA IP Design Example

Аб F-Tile JESD204C Intel® FPGA IP Design Example Кіраўніцтва карыстальніка

Гэта кіраўніцтва карыстальніка змяшчае функцыі, рэкамендацыі па выкарыстанні і падрабязнае апісанне дызайну exampфайлы для F-Tile JESD204C Intel® FPGA IP з выкарыстаннем прылад Intel Agilex™.

Мэтавая аўдыторыя

Гэты дакумент прызначаны для:

• Архітэктар-дызайнер для выбару IP на этапе планавання праектавання на сістэмным узроўні
• Распрацоўшчыкі апаратнага забеспячэння пры інтэграцыі IP у праект узроўню сістэмы
• Інжынеры па праверцы на этапе мадэлявання на сістэмным узроўні і праверкі апаратнага забеспячэння

Звязаныя дакументы
У наступнай табліцы пералічаны іншыя даведачныя дакументы, звязаныя з F-Tile JESD204C Intel FPGA IP.

Табліца 1. Звязаныя дакументы

Даведка	Апісанне
Кіраўніцтва карыстальніка F-Tile JESD204C Intel FPGA IP	Дае інфармацыю аб F-Tile JESD204C Intel FPGA IP.
Заўвагі да выпуску F-Tile JESD204C Intel FPGA IP	Пералічвае змены, зробленыя для F-Tile JESD204C F-Tile JESD204C у канкрэтным выпуску.
Табліца дадзеных прылады Intel Agilex	У гэтым дакуменце апісваюцца электрычныя характарыстыкі, характарыстыкі пераключэння, характарыстыкі канфігурацыі і час для прылад Intel Agilex.

Скарачэнні і гласарый

Табліца 2. Спіс абрэвіятур

абрэвіятура	Пашырэнне
LEMC	Мясцовы пашыраны шматблочны такт
FC	Частата кадраў
АЛП	Аналагава-лічбавы канвэртар
ЦАП	Лічба-аналагавы пераўтваральнік
DSP	Працэсар лічбавых сігналаў
TX	Перадатчык
RX	Прыёмнік

абрэвіятура	Пашырэнне
DLL	Узровень сувязі дадзеных
КСА	Рэестр кантролю і стану
CRU	Гадзіннік і блок скіду
ISR	Праграма перапынення
FIFO	Першы ўвайшоў - першы выйшаў
СЕРДЭС	Серыялізатар Дэсерыялізатар
ECC	Памылка выпраўлення кода
FEC	Папярэдняе выпраўленне памылак
SERR	Выяўленне адной памылкі (у ECC, выпраўляемая)
DERR	Падвойнае выяўленне памылак (у ECC, фатальнае)
ПРБС	Псеўдавыпадковая двайковая паслядоўнасць
MAC	Кантролер доступу да медыя. MAC уключае падузровень пратаколу, транспартны ўзровень і канальны ўзровень.
ФІЗ	Фізічны ўзровень. PHY звычайна ўключае фізічны ўзровень, SERDES, драйверы, прымачы і CDR.
шт	Падузровень фізічнага кадавання
PMA	Далучэнне да фізічнага асяроддзя
РБД	Затрымка буфера прыёму
UI	Адзінкавы інтэрвал = працягласць паслядоўнага біта
Колькасць RBD	RX Buffer Delay апошняя паласа прыбыцця
Зрушэнне RBD	Магчымасць выпуску буфера RX
SH	Сінхранізацыя загалоўка
TL	Транспартны пласт
EMIB	Убудаваны мост з некалькімі плашкамі

Табліца 3. Спіс слоўнікаў

тэрмін	Апісанне
Канвертар прылады	АЦП або ЦАП пераўтваральнік
Лагічнае прылада	FPGA або ASIC
Актэт	Група з 8 біт, якая служыць уваходам для кадавальніка 64/66 і выводзіцца з дэкодэра
Грызці	Набор з 4 біт, які з'яўляецца базавай рабочай адзінкай спецыфікацый JESD204C
Блок	66-бітны сімвал, згенераваны па схеме кадавання 64/66
Лінейная хуткасць	Эфектыўная хуткасць перадачы дадзеных паслядоўнай сувязі Хуткасць лініі паласы = (Mx Sx N'x 66/64 x FC) / L
Спасылка Гадзіннік	Гадзіннік спасылкі = хуткасць лініі паласы/66.
Каркас	Набор паслядоўных актэтаў, у якіх становішча кожнага актэта можа быць вызначана па спасылцы на сігнал выраўноўвання кадра.
Рамачныя гадзіны	Сістэмны такт, які працуе з частатой кадраў, які павінен быць 1x і 2x тактавым сігналам сувязі.

тэрмін	Апісанне
Sampза такт кадра	Sampлес за гадзіну, агульная сampфайлы ў кадравым такце для прылады пераўтваральніка.
LEMC	Унутраны гадзіннік, які выкарыстоўваецца для выраўноўвання мяжы пашыранага мультыблока паміж палосамі і знешнімі спасылкамі (SYSREF або падклас 1).
Падклас 0	Няма падтрымкі дэтэрмінаванай затрымкі. Дадзеныя павінны быць неадкладна выдадзены пры выпраўленні паласы на паласу на прыёмніку.
Падклас 1	Дэтэрмінаваная затрымка з выкарыстаннем SYSREF.
Шматкропкавая сувязь	Спасылкі паміж прыладамі з 2 ці больш прыладамі-канвертарамі.
Кадзіроўка 64B/66B	Лінейны код, які адлюстроўвае 64-бітныя даныя ў 66-бітныя для фарміравання блока. Структура дадзеных базавага ўзроўню - гэта блок, які пачынаецца з 2-бітнага загалоўка сінхранізацыі.

Табліца 4. Сімвалы

тэрмін	Апісанне
L	Колькасць палос на прыладу пераўтваральніка
M	Колькасць пераўтваральнікаў на прыладу
F	Колькасць актэтаў у кадры на адной паласе
S	Колькасць сampфайлы, якія перадаюцца на адзін канвертар за цыкл кадра
N	Раздзяленне канвертара
н'	Агульная колькасць біт у секундуample ў фармаце дадзеных карыстальніка
CS	Колькасць кантрольных біт на пераўтварэнне сample
CF	Колькасць кантрольных слоў на тактавы перыяд кадра на спасылку
HD	Фармат карыстальніцкіх дадзеных высокай шчыльнасці
E	Колькасць мультыблокаў у пашыраным мультыблоку

F-Tile JESD204C Intel FPGA IP Design ExampКароткае кіраўніцтва

Дызайн F-Tile JESD204C Intel FPGA IP exampфайлы для прылад Intel Agilex маюць імітацыйны тэставы стэнд і апаратную канструкцыю, якая падтрымлівае кампіляцыю і тэставанне апаратнага забеспячэння.
Вы можаце стварыць дызайн F-Tile JESD204C напрampпраз каталог IP у праграмным забеспячэнні Intel Quartus® Prime Pro Edition.

Малюнак 1. Развіццё Сtages для Design Example

Дызайн ExampБлок-схема

Малюнак 2. F-Tile JESD204C Design ExampБлок-схема высокага ўзроўню

Дызайн эксample складаецца з наступных модуляў:

• Сістэма Platform Designer
  • F-Tile JESD204C Intel FPGA IP
  • JTAG да моста Avalon Master
  • Кантролер паралельнага ўводу-вываду (PIO).
  • Інтэрфейс паслядоўнага порта (SPI) — галоўны модуль — IOPLL
  • Генератар SYSREF
  • ExampLe Design (ED) Кантроль CSR
  • Скінуць секвенсоры
• Сістэма PLL
• Генератар шаблонаў
• Праграма праверкі шаблонаў

Табліца 5. Дызайн ExampМодулі

Кампаненты	Апісанне
Сістэма Platform Designer	Сістэма Platform Designer стварае шлях IP-дадзеных F-Tile JESD204C і дапаможныя перыферыйныя прылады.
F-Tile JESD204C Intel FPGA IP	Гэтая падсістэма Platform Designer змяшчае IP-адрасы TX і RX F-Tile JESD204C, створаныя разам з дуплексным PHY.
JTAG да моста Avalon Master	Гэты мост забяспечвае доступ хаста сістэмнай кансолі да адлюстраванага ў памяці IP-адраса ў дызайне праз JTAG інтэрфейс.
Кантролер паралельнага ўводу-вываду (PIO).	Гэты кантролер забяспечвае інтэрфейс адлюстравання памяці для sampлінг і кіраванне партамі ўводу/вываду агульнага прызначэння.
SPI майстар	Гэты модуль апрацоўвае паслядоўную перадачу дадзеных канфігурацыі ў інтэрфейс SPI на канцы канвертара.
Генератар SYSREF	Генератар SYSREF выкарыстоўвае тактавы сігнал сувязі ў якасці эталоннага тактавага сігналу і генеруе імпульсы SYSREF для F-Tile JESD204C IP. Заўвага: Гэты дызайн эксample выкарыстоўвае генератар SYSREF для дэманстрацыі ініцыялізацыі IP-спасылкі дуплекснага F-Tile JESD204C. У дадатку сістэмнага ўзроўню падкласа 204 F-Tile JESD1C вы павінны стварыць SYSREF з той жа крыніцы, што і гадзіннік прылады.
IOPLL	Гэты дызайн эксample выкарыстоўвае IOPLL для стварэння гадзінніка карыстальніка для перадачы даных у F-Tile JESD204C IP.
ED Control CSR	Гэты модуль забяспечвае кантроль выяўлення і стан SYSREF, а таксама кантроль і стан тэставага шаблону.
Скінуць секвенсоры	Гэты дызайн эксampLe складаецца з 2 секвенсараў скіду: Паслядоўнасць скіду 0—Апрацоўвае скід да дамена плыні TX/RX Avalon®, дамена адлюстравання памяці Avalon, асноўнага PLL, TX PHY, ядра TX і генератара SYSREF. Паслядоўнасць скіду 1—Апрацоўвае скід да RX PHY і RX core.
Сістэма PLL	Асноўная крыніца тактавага сігналу для F-пліткі жорсткага IP і EMIB.
Генератар шаблонаў	Генератар шаблонаў генеруе PRBS або ramp ўзор.
Праграма праверкі шаблонаў	Праграма праверкі шаблонаў правярае PRBS або ramp шаблон атрыманы, і пазначае памылку, калі знаходзіць несупадзенне дадзеных sampле.

Патрабаванні да праграмнага забеспячэння

Intel выкарыстоўвае наступнае праграмнае забеспячэнне для тэставання канструкцыі напрampфайлы ў сістэме Linux:

• Праграмнае забеспячэнне Intel Quartus Prime Pro Edition
• Сімулятар Questa*/ModelSim* або VCS*/VCS MX

Стварэнне дызайну

Каб стварыць дызайн exampфайл з рэдактара параметраў IP:

1. Стварыце праект, накіраваны на сямейства прылад Intel Agilex F-tile, і абярыце патрэбную прыладу.
2. У каталогу IP, Інструменты ➤ Каталог IP, абярыце F-Tile JESD204C Intel FPGA IP.
3. Укажыце імя верхняга ўзроўню і тэчку для вашага карыстацкага варыянту IP. Націсніце OK. Рэдактар ​​параметраў дадае .ip верхняга ўзроўню file у бягучы праект аўтаматычна. Калі вам будзе прапанавана ўручную дадаць .ip file да праекта, націсніце Праект ➤ Дадаць/Выдаліць Files у Праекце, каб дадаць file.
4. Пад эксample ўкладка Дызайн, укажыце дызайн напрampпараметры, як апісана ў Design Example Параметры.
5. Націсніце Generate ExampДызайн.

Праграмнае забеспячэнне стварае ўвесь дызайн files у падкаталогах. Гэтыя files неабходныя для запуску мадэлявання і кампіляцыі.

Дызайн Example Параметры
Рэдактар ​​IP-параметраў FPGA F-Tile JESD204C Intel уключае Example Укладка "Дызайн", каб вы маглі ўказаць пэўныя параметры перад стварэннем дызайну, напрыкладampле.

Табліца 6. Параметры ў ExampУкладка Дызайн

Параметр	Параметры	Апісанне
Выберыце Дызайн	Кансоль кіравання сістэмай Няма	Абярыце элемент кіравання сістэмнай кансолі, каб атрымаць доступ да дызайну напрample шлях да дадзеных праз сістэмную кансоль.
Мадэляванне	Укл выкл	Уключыце IP для генерацыі неабходнага files для мадэлявання дызайну напрampле.
Сінтэз	Укл выкл	Уключыце IP для генерацыі неабходнага files для кампіляцыі Intel Quartus Prime і дэманстрацыі абсталявання.
Фармат HDL (для мадэлявання)	Верылог VDHL	Выберыце фармат HDL RTL files для мадэлявання.
Фармат HDL (для сінтэзу)	Толькі Verilog	Выберыце фармат HDL RTL files для сінтэзу.

Параметр	Параметры	Апісанне
Стварыце 3-правадны модуль SPI	Укл выкл	Уключыце, каб уключыць 3-правадны інтэрфейс SPI замест 4-праваднога.
Рэжым Sysref	Аднаразовы Перыядычны З разрывам перыядычны	Выберыце, ці хочаце вы, каб выраўноўванне SYSREF было аднаразовым імпульсным рэжымам, перыядычным або перыядычным з прамежкамі, зыходзячы з вашых патрабаванняў да канструкцыі і гнуткасці часу. Аднаразовы рэжым—Выберыце гэты параметр, каб уключыць SYSREF у аднаразовы імпульсны рэжым. Значэнне біта рэгістра sysref_ctrl[17] роўна 0. Пасля таго, як скід F-Tile JESD204C IP адключыцца, змяніце значэнне рэгістра sysref_ctrl[17] з 0 на 1, затым на 0 для аднаразовага імпульсу SYSREF. Перыядычны—SYSREF у перыядычным рэжыме мае працоўны цыкл 50:50. Перыяд SYSREF роўны E*SYSREF_MULP. Перыядычны з разрывам — SYSREF мае праграмуемы працоўны цыкл дэталізацыі ў 1 такт звяна. Перыяд SYSREF роўны E*SYSREF_MULP. Для ўстаноўкі працоўнага цыклу па-за дыяпазонам блок генерацыі SYSREF павінен аўтаматычна выводзіць працоўны цыкл 50:50. Звярніцеся да SYSREF Генератар раздзел для атрымання дадатковай інфармацыі аб SYSREF перыяд.
Выберыце дошку	Няма	Выберыце дошку для дызайну напрampле. Няма — гэты параметр выключае апаратныя аспекты для дызайну, напрampле. Усе прызначэнні шпілек будуць устаноўлены на віртуальныя шпількі.
Тэставы шаблон	ПРБС-7 ПРБС-9 ПРБС-15 ПРБС-23 Ramp	Выберыце генератар шаблонаў і тэставы шаблон шашкі. Генератар шаблонаў—JESD204C падтрымлівае генератар шаблонаў PRBS для кожнага з дадзеныхampле. Гэта азначае, што шырыня даных - варыянт N+CS. Генератар і праверка шаблонаў PRBS карысныя для стварэння даныхample стымул для тэставання, і ён несумяшчальны з тэставым рэжымам PRBS на пераўтваральніку АЦП/ЦАП. Ramp Генератар шаблонаў — канальны ўзровень JESD204C працуе ў звычайным рэжыме, але пазнейшы транспарт адключаны, а ўвод ад фарматавальніка ігнаруецца. Кожная паласа перадае ідэнтычны паток актэтаў, які павялічваецца ад 0x00 да 0xFF, а затым паўтараецца. Рamp Тэст шаблону ўключаны prbs_test_ctl. Сродак праверкі шаблонаў PRBS—JESD204C Скрамблер PRBS самасінхранізуецца, і чакаецца, што калі ядро ​​IP зможа дэкадаваць злучэнне, пачатковае месца скремблирования ўжо сінхранізуецца. Для самаініцыялізацыі пачатковы код скремблирования PRBS зойме 8 актэтаў. Ramp Сродак праверкі шаблонаў — скремблирование JESD204C самасінхранізуецца, і чакаецца, што калі ядро ​​IP зможа дэкадаваць злучэнне ўверх, пачатковае месца скремблирования ўжо сінхранізуецца. Першы сапраўдны актэт загружаецца як ramp першапачатковае значэнне. Наступныя даныя павінны павялічвацца да 0xFF і пераходзіць да 0x00. Рamp Праверка шаблонаў павінна правяраць ідэнтычны шаблон на ўсіх палосах.
Уключыць унутраны паслядоўны шлейф	Укл выкл	Выберыце ўнутраны паслядоўны шлейф.
Уключыць камандны канал	Укл выкл	Выберыце шаблон каманднага канала.

Структура каталога
Дызайн F-Tile JESD204C example каталогі ўтрымліваюць генер files для дызайну прampлес.

Малюнак 3. Структура каталогаў для F-Tile JESD204C Intel Agilex Design Example

Табліца 7. Даведнік Files

Папкі	Files
выд/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
мадэляванне / ментар	modelsim_sim.tcl tb_top_waveform.do
мадэляванне/канспект	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Мадэляванне дызайну Example Testbench

Дызайн эксample testbench імітуе створаны вамі дызайн.

Малюнак 4. Працэдура

Каб змадэляваць канструкцыю, выканайце наступныя дзеянні:

1. Змяніць працоўны каталог наample_design_directory>/мадэляванне/ .
2. У камандным радку запусціце сцэнар мадэлявання. У табліцы ніжэй паказаны каманды для запуску падтрымоўваных сімулятараў.

Сімулятар	Камандаванне
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (без графічнага інтэрфейсу Questa/ ModelSim)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Мадэляванне заканчваецца паведамленнямі, якія паказваюць, ці быў запуск паспяховым ці не.

Малюнак 5. Паспяховае мадэляванне
На гэтым малюнку паказана паведамленне аб паспяховым мадэляванні для сімулятара VCS.

Складанне Design Example

Каб сабраць зборнік толькі example project, выканайце наступныя дзеянні:

1. Забяспечце дызайн кампіляцыі, напрample пакаленне завершана.
2. У праграмным забеспячэнні Intel Quartus Prime Pro Edition адкрыйце праект Intel Quartus Prime Pro Editionampкаталог le_ design_>/ed/quartus.
3. У меню «Апрацоўка» націсніце «Пачаць кампіляцыю».

Падрабязнае апісанне F-Tile JESD204C Design Example

Дызайн F-Tile JESD204C example дэманструе функцыянальнасць струменевай перадачы даных у рэжыме зваротнай замыкання.
Вы можаце задаць налады параметраў па вашаму выбару і стварыць дызайн exampле.
Дызайн эксample даступны толькі ў дуплексным рэжыме як для Base, так і для PHY варыянту. Вы можаце выбраць толькі базавы або толькі фізічны варыянт, але IP будзе ствараць дызайн напрample для Base і PHY.

Заўвага:  У некаторых канфігурацыях з высокай хуткасцю перадачы дадзеных можа не адбыцца час. Каб пазбегнуць збою сінхранізацыі, падумайце аб указанні ніжняга значэнне множніка тактавай частаты кадраў (FCLK_MULP) на ўкладцы Configurations рэдактара IP-параметраў FPGA Intel F-Tile JESD204C.

Кампаненты сістэмы

Дызайн F-Tile JESD204C example забяспечвае праграмны паток кіравання, які выкарыстоўвае жорсткі блок кіравання з або без падтрымкі сістэмнай кансолі.

Дызайн эксample забяспечвае аўтаматычнае падключэнне ва ўнутраным і знешнім рэжымах зваротнай замыкання.

JTAG да моста Авалон Майстар
ДжTAG to Avalon Master Bridge забяспечвае злучэнне паміж хаст-сістэмай для доступу да IP-адлюстравання памяці F-Tile JESD204C і перыферыйнага IP-рэгістра кіравання і стану праз JTAG інтэрфейс.

Малюнак 6. Сістэма з ДжTAG да Avalon Master Bridge Core

Заўвага:  Сістэмны гадзіннік павінен быць як мінімум у 2 разы хутчэй, чым JTAG гадзіннік. Сістэмны гадзіннік mgmt_clk (100 МГц) у гэтай канструкцыі напрampле.

Ядро паралельнага ўводу-вываду (PIO).
Ядро паралельнага ўводу/вываду (PIO) з інтэрфейсам Avalon забяспечвае інтэрфейс з адлюстраваннем памяці паміж падпарадкаваным портам Avalon з адлюстраваннем памяці і партамі ўводу/вываду агульнага прызначэння. Парты ўводу/вываду падключаюцца альбо да ўбудаванай у чып карыстальніцкай логікі, альбо да кантактаў уводу/вываду, якія падключаюцца да знешніх па адносінах да FPGA прылад.

Малюнак 7. Ядро PIO з партамі ўводу, партамі вываду і падтрымкай IRQ
Па змаўчанні кампанент Platform Designer адключае лінію службы перапынення (IRQ).

Парты ўводу/вываду PIO прызначаюцца на HDL верхняга ўзроўню file ( io_ статус для ўваходных партоў, io_ кантроль для выходных партоў).

У табліцы ніжэй апісваецца падключэнне сігналу для партоў уводу/вываду стану і кіравання да DIP-пераключальніка і святлодыёда ў камплекце для распрацоўкі.

Табліца 8. Парты ўводу-вываду PIO Core

Порт	Біт	Сігнал
Out_port	0	Праграмаванне SPI USER_LED выканана
	31:1	Зарэзерваваны
У_порт	0	USER_DIP уключэнне ўнутранага паслядоўнага шлейфу Выкл = 1 Уключана = 0
	1	USER_DIP SYSREF, згенераваны FPGA, уключыць Выкл = 1 Уключана = 0
	31:2	Зарэзерваваны.

Майстар SPI
Галоўны модуль SPI - гэта стандартны кампанент Platform Designer у стандартнай бібліятэцы каталога IP. Гэты модуль выкарыстоўвае пратакол SPI для палягчэння канфігурацыі знешніх пераўтваральнікаў (напрыклад,ample, АЦП, ЦАП і знешнія генератары тактавых сігналаў) праз структураванае рэгістравае прастору ўнутры гэтых прылад.

Майстар SPI мае інтэрфейс з адлюстраваннем памяці Avalon, які падключаецца да майстра Avalon (JTAG да галоўнага моста Avalon) праз міжкантакт Avalon, адлюстраваны ў памяці. Майстар SPI атрымлівае інструкцыі па канфігурацыі ад майстра Avalon.

Галоўны модуль SPI кіруе да 32 незалежных падпарадкаваных SPI. Хуткасць перадачы дадзеных SCLK настроена на 20 МГц (дзеліцца на 5).
Гэты модуль сканфігураваны для 4-праваднога інтэрфейсу з шырынёй 24 біта. Калі выбрана опцыя "Стварыць 3-правадны модуль SPI", ствараецца дадатковы модуль для пераўтварэння 4-праваднога выхаду галоўнага SPI у 3-правадны.

IOPLL
IOPLL генеруе такт, неабходны для стварэння frame_clk і link_clk. Апорны тактавы сігнал для PLL канфігуруецца, але абмяжоўваецца хуткасцю перадачы дадзеных/каэфіцыентам 33.

• Для дызайну напрample, які падтрымлівае хуткасць перадачы дадзеных 24.33024 Гбіт/с, тактавая частата для frame_clk і link_clk складае 368.64 МГц.
• Для дызайну напрample, які падтрымлівае хуткасць перадачы дадзеных 32 Гбіт/с, тактавая частата для frame_clk і link_clk складае 484.848 МГц.

Генератар SYSREF
SYSREF з'яўляецца найважнейшым сігналам часу для пераўтваральнікаў даных з інтэрфейсам F-Tile JESD204C.

Генератар SYSREF у канструкцыі example выкарыстоўваецца толькі для дэманстрацыі ініцыялізацыі дуплекснай IP-лінкі JESD204C. У дадатку сістэмнага ўзроўню падкласа 204 JESD1C вы павінны згенераваць SYSREF з той жа крыніцы, што і гадзіннік прылады.

Для F-Tile JESD204C IP множнік SYSREF (SYSREF_MULP) рэгістра кіравання SYSREF вызначае перыяд SYSREF, які з'яўляецца n-цэлым лікам, кратным параметру E.

Вы павінны пераканацца, што E*SYSREF_MULP ≤16. Напрыкладample, калі E=1, дапушчальная налада для SYSREF_MULP павінна быць у межах 1–16, а калі E=3, дапушчальная налада для SYSREF_MULP павінна быць у межах 1–5.

Заўвага:  Калі вы ўсталюеце SYSREF_MULP па-за дыяпазонам, генератар SYSREF выправіць параметр SYSREF_MULP=1.
Праз ExampУкладка «Дызайн» у рэдактары IP-параметраў F-Tile JESD204C Intel FPGA.

Табліца 9. Exampфайлы перыядычнага і перыядычнага лічыльніка SYSREF з прамежкамі

E	SYSREF_MULP	ПЕРЫЯД SYSREF (E*SYSREF_MULP* 32)	Працоўны цыкл	Апісанне
1	1	32	1..31 (Праграмуемы)	Gapped Перыядычны
1	1	32	16 (Выпраўлена)	Перыядычны
1	2	64	1..63 (Праграмуемы)	Gapped Перыядычны
1	2	64	32 (Выпраўлена)	Перыядычны
1	16	512	1..511 (Праграмуемы)	Gapped Перыядычны
1	16	512	256 (Выпраўлена)	Перыядычны
2	3	19	1..191 (Праграмуемы)	Gapped Перыядычны
2	3	192	96 (Выпраўлена)	Перыядычны
2	8	512	1..511 (Праграмуемы)	Gapped Перыядычны
2	8	512	256 (Выпраўлена)	Перыядычны
2	9 (Незаконна)	64	32 (Выпраўлена)	Gapped Перыядычны
2	9 (Незаконна)	64	32 (Выпраўлена)	Перыядычны

 

Табліца 10. Рэгістры кіравання SYSREF
Вы можаце дынамічна пераканфігураваць рэгістры кіравання SYSREF, калі налада рэгістра адрозніваецца ад налады, якую вы ўказалі пры стварэнні дызайну exampле. Наладзьце рэгістры SYSREF, перш чым F-Tile JESD204C Intel FPGA IP выйдзе са скіду. Калі вы выбіраеце знешні генератар SYSREF праз
sysref_ctrl[7] біт рэгістра, вы можаце ігнараваць налады тыпу SYSREF, множніка, працоўнага цыклу і фазы.

Біты	Значэнне па змаўчанні	Апісанне
sysref_ctrl[1:0]	2'b00: Адзін удар 2'b01: Перыядычны 2'b10: Перыядычны з разрывам	Тып SYSREF. Значэнне па змаўчанні залежыць ад налады рэжыму SYSREF у Exampле Дызайн укладка ў рэдактары IP-параметраў F-Tile JESD204C Intel FPGA.
sysref_ctrl[6:2]	5'b00001	Множнік SYSREF. Гэта поле SYSREF_MULP прымяняецца да перыядычнага і перыядычнага тыпу SYSREF з прамежкамі. Вы павінны наладзіць значэнне множніка, каб пераканацца, што значэнне E*SYSREF_MULP знаходзіцца ў межах ад 1 да 16, перш чым IP F-Tile JESD204C выйдзе са скіду. Калі значэнне E*SYSREF_MULP выходзіць за межы гэтага дыяпазону, значэнне множніка па змаўчанні роўна 5'b00001.
sysref_ctrl [7]	Дуплексны шлях даных: 1'b1 Сімплексны шлях даных TX або RX: 1'b0	SYSREF выбраць. Значэнне па змаўчанні залежыць ад налады шляху да даных у ExampУкладка «Дызайн» у рэдактары IP-параметраў F-Tile JESD204C Intel FPGA. 0: сімплекс TX або RX (знешні SYSREF) 1: Дуплекс (унутраны SYSREF)
sysref_ctrl[16:8]	9 гадзін 0 хвілін	Працоўны цыкл SYSREF, калі тып SYSREF з'яўляецца перыядычным або перыядычным з перапынкамі. Вы павінны наладзіць працоўны цыкл, перш чым F-Tile JESD204C IP выйдзе са скіду. Максімальнае значэнне = (E*SYSREF_MULP*32)-1 Напрыкладampль: 50% працоўнага цыклу = (E*SYSREF_MULP*32)/2 Працоўны цыкл па змаўчанні складае 50%, калі вы не наладзілі гэтае поле рэгістра або калі вы наладзілі поле рэгістра на 0 ці больш, чым максімальна дазволенае значэнне.
sysref_ctrl [17]	1'b0	Ручное кіраванне, калі тып SYSREF аднаразовы. Напішыце 1, каб усталяваць высокі ўзровень сігналу SYSREF. Напішыце 0, каб усталяваць нізкі ўзровень сігналу SYSREF. Вам трэба напісаць 1, а потым 0, каб стварыць імпульс SYSREF у аднаразовым рэжыме.
sysref_ctrl[31:18]	22 гадзін 0 хвілін	Зарэзерваваны.

Скінуць секвенсоры
Гэты дызайн эксampLe складаецца з двух секвенсараў скіду:

• Паслядоўнасць скіду 0—Апрацоўвае скід да дамена плыні TX/RX Avalon, дамена адлюстравання памяці Avalon, асноўнага PLL, TX PHY, ядра TX і генератара SYSREF.
• Паслядоўнасць скіду 1 — выконвае скід да RX PHY і RX Core.

3-правадны SPI
Гэты модуль неабавязковы для пераўтварэння інтэрфейсу SPI у 3-правадны.

Сістэма PLL
F-tile мае тры ўбудаваныя сістэмы PLL. Гэтыя сістэмныя PLL з'яўляюцца асноўнай крыніцай тактавага сігналу для жорсткага IP (MAC, PCS і FEC) і EMIB. Гэта азначае, што, калі вы выкарыстоўваеце рэжым тактавання PLL сістэмы, блокі не тактуюць тактавы сігнал PMA і не залежаць ад тактавага сігналу, які паступае з ядра FPGA. Кожная сістэма PLL генеруе толькі тактавы сігнал, звязаны з адным частотным інтэрфейсам. Напрыкладample, вам патрэбныя дзве сістэмы PLL для запуску аднаго інтэрфейсу на 1 ГГц і аднаго інтэрфейсу на 500 МГц. Выкарыстанне сістэмы PLL дазваляе вам выкарыстоўваць кожную паласу незалежна без змены гадзінніка паласы, якая ўплывае на суседнюю паласу.
Кожная сістэма PLL можа выкарыстоўваць любы з васьмі апорных гадзіннікаў FGT. Сістэмныя PLL могуць выкарыстоўваць адзін і той жа апорны такт або мець розныя апорныя такты. Кожны інтэрфейс можа выбраць, якую сістэму PLL ён выкарыстоўвае, але пасля выбару ён з'яўляецца фіксаваным і не можа быць пераканфігураваны з дапамогай дынамічнай пераканфігурацыі.

Звязаная інфармацыя
Кіраўніцтва карыстальніка F-tile Architecture і PMA і FEC Direct PHY IP

Дадатковая інфармацыя аб рэжыме тактавання сістэмы PLL у прыладах Intel Agilex F-tile.

Генератар шаблонаў і праверка
Генератар шаблонаў і праверка карысныя для стварэння даныхampлес і маніторынг у мэтах тэсціравання.
Табліца 11. Генератар шаблонаў, які падтрымліваецца

Генератар шаблонаў	Апісанне
Генератар шаблонаў PRBS	Дызайн F-Tile JESD204C exampГенератар шаблонаў le PRBS падтрымлівае наступныя ступені паліномаў: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp генератар шаблонаў	рamp значэнне ўзоры павялічваецца на 1 для кожнай наступнай секундыample з шырынёй генератара N і пераходзіць да 0, калі ўсе біты ў sample роўна 1. Уключыце ramp генератар шаблонаў шляхам запісу 1 у біт 2 рэгістра tst_ctl блока кіравання ED.
Камандны канал ramp генератар шаблонаў	Дызайн F-Tile JESD204C example падтрымлівае камандны канал ramp генератар шаблонаў на паласу. рamp значэнне шаблону павялічваецца на 1 на кожныя 6 біт камандных слоў. Пачатковае пачатковае зерне - гэта схема прырашчэння па ўсіх палосах.

Табліца 12. Праверка шаблонаў, якая падтрымліваецца

Праграма праверкі шаблонаў	Апісанне
Праграма праверкі шаблонаў PRBS	Скрэмблінг-пачатковы момант у праверцы шаблонаў самасінхранізуецца, калі F-Tile JESD204C IP дасягае выраўноўвання перакосу. Сродку праверкі шаблонаў патрабуецца 8 актэтаў для самасінхранізацыі пачатковага кода.
Ramp шаблон праверкі	Першыя сапраўдныя звесткі сample для кожнага пераўтваральніка (M) загружаецца як пачатковае значэнне ramp ўзор. Наступныя дадзеныя сampЗначэнні les павінны павялічвацца на 1 у кожным такце да максімуму, а потым пераходзіць да 0.

Праграма праверкі шаблонаў	Апісанне
	Напрыкладample, калі S=1, N=16 і WIDTH_MULP = 2, шырыня даных на пераўтваральнік складае S * WIDTH_MULP * N = 32. Максімальныя даныя sampзначэнне le 0xFFFF. рamp Праверка шаблонаў правярае, што ідэнтычныя шаблоны атрыманы ва ўсіх канвертарах.
Камандны канал ramp шаблон праверкі	Дызайн F-Tile JESD204C example падтрымлівае камандны канал ramp шаблон праверкі. Першае атрыманае слова каманды (6 біт) загружаецца ў якасці пачатковага значэння. Наступныя камандныя словы на той жа паласе павінны павялічвацца да 0x3F і пераходзіць да 0x00. Камандны канал ramp шаблон праверкі правярае для ramp ўзоры па ўсіх палосах.

F-Tile JESD204C TX і RX IP
Гэты дызайн эксample дазваляе канфігураваць кожны TX/RX у сімплексным або дуплексным рэжыме.
Дуплексныя канфігурацыі дазваляюць дэманстраваць функцыянальнасць IP з выкарыстаннем унутранай або знешняй паслядоўнай шлейфавай сувязі. CSR унутры IP не аптымізаваны для кантролю IP і назірання за станам.

F-Tile JESD204C Design Example Гадзіннік і скід

Дызайн F-Tile JESD204C example мае набор сігналаў гадзінніка і скіду.

Табліца 13.Дызайн Example Гадзіннікі

Сігнал гадзінніка	Напрамак	Апісанне
mgmt_clk	Увод	Дыферэнцыяльны такт LVDS з частатой 100 МГц.
refclk_xcvr	Увод	Апорны тактавы сігнал трансівера з частатой хуткасці перадачы дадзеных/каэфіцыентам 33.
refclk_core	Увод	Апорны такт ядра з той жа частатой, што і refclk_xcvr.
in_sysref	Увод	Сігнал SYSREF. Максімальная частата SYSREF - гэта хуткасць перадачы дадзеных/(66x32xE).
sysref_out	Выхад
txlink_clk rxlink_clk	Унутраны	Тактавы сігнал TX і RX з частатой перадачы дадзеных/66.
txframe_clk rxframe_clk	Унутраны	TX і RX такт кадраў з частатой хуткасці перадачы дадзеных/33 (FCLK_MULP=2) TX і RX такт кадраў з частатой хуткасці перадачы дадзеных/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Унутраны	Фазавыя тактавыя частоты TX і RX з частатой хуткасці перадачы дадзеных/66 (FCLK_MULP=2) Тактавы сігнал фазы TX і RX заўсёды высокі (1'b1), калі FCLK_MULP=1
spi_SCLK	Выхад	Тактавая хуткасць SPI з частатой 20 МГц.

Калі вы загружаеце дызайн exampу прыладу FPGA, унутраная падзея ninit_done гарантуе, што JTAG да моста Avalon Master скінуты, як і ўсе астатнія блокі.

Генератар SYSREF мае незалежны скід для ўвядзення наўмысных асінхронных адносін для гадзіннікаў txlink_clk і rxlink_clk. Гэты метад з'яўляецца больш поўным для эмуляцыі сігналу SYSREF ад вонкавага чыпа гадзінніка.

Табліца 14. Дызайн Example Скідае

Скінуць сігнал	Напрамак	Апісанне
глабальны_першы_н	Увод	Кнопка глабальнага скіду для ўсіх блокаў, акрамя JTAG да моста Avalon Master.
ninit_зроблена	Унутраны	Выхад з IP Reset Release для JTAG да моста Avalon Master.
edctl_rst_n	Унутраны	Блок кіравання ED скідаецца ДжTAG да моста Avalon Master. Парты hw_rst і global_rst_n не скідваюць блок кіравання ED.
hw_першы	Унутраны	Сцвярджайце і здымайце hw_rst, запісваючы ў рэгістр rst_ctl блока ED Control. mgmt_rst_in_n сцвярджае, калі сцвярджаецца hw_rst.
mgmt_rst_in_n	Унутраны	Скід для адлюстраваных у памяці інтэрфейсаў Avalon розных IP-адрасоў і ўваходаў секвенсараў скіду:  j20c_reconfig_reset для F-Tile JESD204C IP дуплекс Native PHY spi_rst_n для майстра SPI pio_rst_n для стану PIO і кантролю reset_in0 порт секвенсора скіду 0 і 1 Порт global_rst_n, hw_rst або edctl_rst_n сцвярджае скід на mgmt_rst_in_n.
sysref_rst_n	Унутраны	Скід для блока генератара SYSREF у блоку кіравання ED з дапамогай порта reset_out0 секвенсора скіду 2. Порт reset_out0 секвенсора скіду адмяняе скід, калі асноўная сістэма PLL заблакіравана.
core_pll_rst	Унутраны	Скідвае асноўны PLL праз порт reset_out0 секвенсора скіду 0. Асноўная сістэма PLL скідаецца, калі сцвярджаецца скід mgmt_rst_in_n.
j204c_tx_avs_rst_n	Унутраны	Скідвае інтэрфейс адлюстравання памяці F-Tile JESD204C TX Avalon праз секвенсор скіду 0. Інтэрфейс адлюстравання памяці TX Avalon сцвярджае, калі сцвярджаецца mgmt_rst_in_n.
j204c_rx_avs_rst_n	Унутраны	Скідвае інтэрфейс адлюстравання памяці F-Tile JESD204C TX Avalon праз секвенсор скіду 1. Інтэрфейс адлюстравання памяці RX Avalon сцвярджае, калі сцвярджаецца mgmt_rst_in_n.
j204c_tx_rst_n	Унутраны	Скідвае канальныя і транспартныя ўзроўні F-Tile JESD204C TX у даменах txlink_clk і txframe_clk. Порт reset_out0 секвенсора скіду скідае j5c_tx_rst_n. Гэты скід скасуе, калі асноўная сістэма ФАПЧ заблакіравана, і сігналы tx_pma_ready і tx_ready сцвярджаюцца.
j204c_rx_rst_n	Унутраны	Скідвае канальныя і транспартныя ўзроўні F-Tile JESD204C RX у даменах rxlink_clk і rxframe_clk.

Скінуць сігнал	Напрамак	Апісанне
		Порт reset_out1 секвенсора скіду скідае j4c_rx_rst_n. Гэты скід скасуе, калі асноўная сістэма ФАПЧ заблакіравана, і сігналы rx_pma_ready і rx_ready сцвярджаюцца.
j204c_tx_rst_ack_n	Унутраны	Скінуць сігнал рукапаціскання з дапамогай j204c_tx_rst_n.
j204c_rx_rst_ack_n	Унутраны	Скінуць сігнал рукапаціскання з дапамогай j204c_rx_rst_n.

Малюнак 8. Дыяграма часу для Design Example Скідае

F-Tile JESD204C Design Exampле сігналы

Табліца 15. Сігналы сістэмнага інтэрфейсу

Сігнал	Напрамак	Апісанне
Гадзіннік і скід
mgmt_clk	Увод	Тактавая частата 100 МГц для кіравання сістэмай.
refclk_xcvr	Увод	Эталонны такт для F-tile UX QUAD і System PLL. Эквівалентна хуткасці перадачы дадзеных/каэфіцыенту 33.
refclk_core	Увод	Асноўны такт PLL. Прымяняе тую ж тактавую частату, што і refclk_xcvr.
in_sysref	Увод	Сігнал SYSREF ад вонкавага генератара SYSREF для рэалізацыі падкласа 204 JESD1C.
sysref_out	Выхад	Сігнал SYSREF для рэалізацыі падкласа 204 JESD1C, згенераваны прыладай FPGA для распрацоўкі напр.ampтолькі для ініцыялізацыі спасылак.

 

Сігнал	Напрамак	Апісанне
SPI
spi_SS_n[2:0]	Выхад	Актыўны нізкі, сігнал выбару падпарадкаванага SPI.
spi_SCLK	Выхад	Паслядоўныя гадзіны SPI.
spi_sdio	Увод/Вывад	Вывад даных ад галоўнага да вонкавага падпарадкаванага. Уваход даных ад вонкавага падпарадкаванага да галоўнага.

Сігнал	Напрамак	Апісанне
Заўвага:Калі опцыя Generate 3-Wire SPI Module уключана.
spi_MISO Заўвага: Калі параметр Generate 3-Wire SPI Module не ўключаны.	Увод	Уваход даных ад вонкавага падпарадкаванага да галоўнага SPI.
spi_MOSI Заўвага: Калі параметр Generate 3-Wire SPI Module не ўключаны.	Выхад	Вывад даных з галоўнага SPI на знешні падпарадкаваны.

 

Сігнал	Напрамак	Апісанне
АЦП / ЦАП
tx_serial_data[СПАСЫЛКА*L-1:0]	Выхад	Дыферэнцыяльны высакахуткасны паслядоўны выхад даных у ЦАП. Гадзіннік убудаваны ў паслядоўны паток даных.
tx_serial_data_n[СПАСЫЛКА*L-1:0]
rx_serial_data[СПАСЫЛКА*L-1:0]	Увод	Дыферэнцыяльны высакахуткасны паслядоўны ўвод дадзеных ад АЦП. Гадзіннік аднаўляецца з паслядоўнага патоку даных.
rx_serial_data_n[СПАСЫЛКА*L-1:0]

 

Сігнал	Напрамак	Апісанне
Увод-вывад агульнага прызначэння
пад кіраўніцтвам карыстальніка [3:0]	Выхад	Паказвае статус для наступных умоў: [0]: праграмаванне SPI выканана [1]: Памылка спасылкі перадачы [2]: Памылка спасылкі RX [3]: Памылка праверкі шаблонаў для струменевых дадзеных Avalon
апусканне карыстальніка [3:0]	Увод	Уваход DIP-пераключальніка карыстальніцкага рэжыму: [0]: уключана ўнутраная паслядоўная шлейфовая сувязь [1]: уключэнне SYSREF, згенераванага FPGA [3:2]: Зарэзервавана

 

Сігнал	Напрамак	Апісанне
Па-за дыяпазонам (OOB) і статус
rx_patchk_data_error[LINK-1:0]	Выхад	Калі гэты сігнал сцвярджаецца, гэта азначае, што праграма праверкі шаблонаў выявіла памылку.
rx_link_error[LINK-1:0]	Выхад	Калі гэты сігнал заяўлены, гэта азначае, што JESD204C RX IP зацвердзіў перапыненне.
tx_link_error[LINK-1:0]	Выхад	Калі гэты сігнал заяўлены, гэта азначае, што JESD204C TX IP заяўляў перапыненне.
emb_lock_out	Выхад	Калі падаецца гэты сігнал, гэта азначае, што JESD204C RX IP дасягнуў блакіроўкі EMB.
sh_lock_out	Выхад	Калі падаецца гэты сігнал, гэта азначае, што JESD204C RX IP-загаловак сінхранізацыі заблакаваны.

 

Сігнал	Напрамак	Апісанне
Avalon Streaming
rx_avst_valid[LINK-1:0]	Увод	Паказвае, ці пераўтваральнік sampданыя на прыкладным узроўні сапраўдныя або несапраўдныя. 0: даныя несапраўдныя 1: даныя сапраўдныя
rx_avst_data[(TOTAL_SAMPЛЕ*Н)-1:0 ]	Увод	Канвэртар сampперадачы дадзеных на прыкладны ўзровень.

F-Tile JESD204C Design ExampРэгістры кіравання

Дызайн F-Tile JESD204C exampрэгістры ў блоку кіравання ED выкарыстоўваюць байтавую адрасацыю (32 біта).

Табліца 16. Дызайн ExampКарта адрасоў
Гэтыя 32-разрадныя рэгістры блокаў кіравання ED знаходзяцца ў дамене mgmt_clk.

Кампанент	Адрас
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Кантроль SPI	0x0102_0000 – 0x0102_001F
Кантроль PIO	0x0102_0020 – 0x0102_002F
Статус PIO	0x0102_0040 – 0x0102_004F
Скінуць секвенсор 0	0x0102_0100 – 0x0102_01FF
Скінуць секвенсор 1	0x0102_0200 – 0x0102_02FF
Кантроль ЭД	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP-трансівер PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Табліца 17. Тып і вызначэнне доступу да рэгістра
У гэтай табліцы апісваецца тып доступу да рэгістра для IP-адрасоў Intel FPGA.

Тып доступу	Азначэнне
RO/V	Праграмнае забеспячэнне толькі для чытання (не ўплывае на запіс). Значэнне можа адрознівацца.
RW	Праграмнае забеспячэнне счытвае і вяртае бягучае значэнне біта. Праграмнае забеспячэнне запісвае і ўсталёўвае патрэбнае значэнне для біта.
RW1C	Праграмнае забеспячэнне счытвае і вяртае бягучае значэнне біта. Праграмнае забеспячэнне піша 0 і ніякага эфекту. Праграмнае забеспячэнне запісвае 1 і ачышчае біт у 0, калі біт быў усталяваны ў 1 апаратным забеспячэннем. Абсталяванне ўсталёўвае біт у 1. Праграмная ачыстка мае большы прыярытэт, чым апаратны набор.

Табліца 18. Карта адрасоў кіравання ED

Зрушэнне	Імя рэгістрацыі
0x00	першы_ктл
0x04	rst_sts0
працяг...

Зрушэнне	Імя рэгістрацыі
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	сістэмныя спасылкі
0x80	tst_ctl
0x8c	tst_err0

Табліца 19. Рэгістры кіравання і стану блока кіравання ED

Байт Зрушэнне	Зарэгіструйцеся	Імя	Доступ	Скінуць	Апісанне
0x00	першы_ктл	першая_сцвярджаць	RW	0x0	Скінуць кантроль. [0]: напішыце 1, каб пацвердзіць скід. (hw_rst) Напішыце 0 зноў, каб скасаваць скід. [31:1]: Зарэзервавана.
0x04	rst_sts0	першы_статус	RO/V	0x0	Скінуць статус. [0]: стан ядра PLL заблакаваны. [31:1]: Зарэзервавана.
0x10	rst_sts_dete cted0	першы_ст_набор	RW1C	0x0	Стан выяўлення краю SYSREF для ўнутранага або знешняга генератара SYSREF. [0]: значэнне 1 паказвае, што нарастаючы фронт SYSREF выяўлены для аперацыі падкласа 1. Праграмнае забеспячэнне можа запісаць 1, каб ачысціць гэты біт, каб уключыць новае выяўленне краю SYSREF. [31:1]: Зарэзервавана.
0x40	sysref_ctl	sysref_contr ol	RW	Дуплексны шлях даных Аднаразовы: 0x00080	Кіраванне SYSREF. Спасылацца на Табліца 10 на старонцы 17 для атрымання дадатковай інфармацыі аб выкарыстанні гэтага рэестра.
				Перыядычны:	Заўвага: Значэнне скіду залежыць ад
				0x00081	тыпу SYSREF і F-Tile
				Gapped- перыядычны:	JESD204C Налады параметраў шляху даных IP.
				0x00082
				Дадзеныя TX або RX
				шлях
				Аднаразовы:
				0x00000
				Перыядычны:
				0x00001
				Gapped-
				перыядычны:
				0x00002
0x44	сістэмныя спасылкі	sysref_statu s	RO/V	0x0	Статус SYSREF. Гэты рэестр змяшчае апошні перыяд SYSREF і параметры працоўнага цыклу ўнутранага генератара SYSREF. Спасылацца на Табліца 9 на старонцы 16 для юрыдычнага значэння перыяду SYSREF і працоўнага цыклу.
працяг...

Байт Зрушэнне	Зарэгіструйцеся	Імя	Доступ	Скінуць	Апісанне
					[8:0]: перыяд SYSREF. Калі значэнне роўна 0xFF, Перыяд SYSREF = 255 Калі значэнне if 0x00, перыяд SYSREF = 256. [17:9]: працоўны цыкл SYSREF. [31:18]: Зарэзервавана.
0x80	tst_ctl	tst_кантроль	RW	0x0	Тэставы кантроль. Выкарыстоўвайце гэты рэестр, каб уключыць розныя тэставыя шаблоны для генератара шаблонаў і праверкі. [1:0] = Зарэзерваванае поле [2] = ramp_test_ctl 1'b0 = Уключае генератар і праверку шаблонаў PRBS 1'b1 = Уключае ramp генератар шаблонаў і праверка [31:3]: Зарэзервавана.
0x8c	tst_err0	памылка_tst	RW1C	0x0	Сцяжок памылкі для спасылкі 0. Калі біт роўны 1'b1, гэта азначае, што адбылася памылка. Вам варта выправіць памылку перад запісам 1'b1 у адпаведны біт, каб ачысціць сцяжок памылкі. [0] = Памылка праверкі шаблону [1] = tx_link_error [2] = rx_link_error [3] = Памылка праверкі шаблону каманды [31:4]: Зарэзервавана.

Гісторыя версій дакумента для F-Tile JESD204C Intel FPGA IP Design Example Кіраўніцтва карыстальніка

Версія дакумента	Версія Intel Quartus Prime	IP версія	Змены
2021.10.11	21.3	1.0.0	Першапачатковы выпуск.

Дакументы / Рэсурсы

intel F-Tile JESD204C Intel FPGA IP Design Example [pdfКіраўніцтва карыстальніка F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Спасылкі

• Кіраўніцтва карыстальніка