F-Tile JESD204C Intel FPGA IP hönnun Example

Um F-Tile JESD204C Intel® FPGA IP Design Example Notendahandbók

Þessi notendahandbók veitir eiginleika, notkunarleiðbeiningar og nákvæma lýsingu á hönnuninni tdamples fyrir F-Tile JESD204C Intel® FPGA IP með Intel Agilex™ tæki.

Ætlaðir áhorfendur

Þetta skjal er ætlað fyrir:

• Hönnunararkitekt til að velja IP á kerfisstigi hönnunaráætlunar
• Vélbúnaðarhönnuðir þegar þeir samþætta IP inn í kerfishönnun sína
• Löggildingarverkfræðingar á kerfisstigi uppgerð og vélbúnaðarprófunarfasa

Tengd skjöl
Eftirfarandi tafla sýnir önnur tilvísunarskjöl sem tengjast F-Tile JESD204C Intel FPGA IP.

Tafla 1. Tengd skjöl

Tilvísun	Lýsing
F-Tile JESD204C Intel FPGA IP notendahandbók	Veitir upplýsingar um F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP útgáfuskýrslur	Listar breytingarnar sem gerðar voru fyrir F-Tile JESD204C F-Tile JESD204C í tiltekinni útgáfu.
Intel Agilex tæki gagnablað	Þetta skjal lýsir rafeiginleikum, rofaeiginleikum, stillingarforskriftum og tímasetningu fyrir Intel Agilex tæki.

Skammstöfun og orðalisti

Tafla 2. Skammstöfunarlisti

Skammstöfun	Stækkun
LEMC	Staðbundin útbreidd fjölblokkaklukka
FC	Klukkuhraði ramma
ADC	Analog í Digital Converter
DAC	Stafrænn í hliðrænn breytir
DSP	Stafrænn merki örgjörvi
TX	Sendandi
RX	Móttökutæki

Skammstöfun	Stækkun
DLL	Gagnatengingarlag
CSR	Eftirlits- og stöðuskrá
CRU	Klukka og endurstilla eining
ISR	Rjúfa þjónustubraut
FIFO	Fyrstur-í-fyrstur-út
SERDES	Serializer Deserializer
ECC	Villa við að leiðrétta kóða
FEC	Leiðrétting fram á við
SERR	Einstök villugreining (í ECC, leiðréttanleg)
DERR	Tvöföld villugreining (í ECC, banvæn)
PRBS	Gervitilviljanakennd tvöfaldur röð
MAC	Aðgangsstýring fjölmiðla. MAC inniheldur samskiptalag, flutningslag og gagnatenglalag.
PHY	Líkamlegt lag. PHY inniheldur venjulega líkamlega lagið, SERDES, rekla, móttakara og CDR.
PCS	Undirlag líkamlegrar kóðunar
PMA	Líkamleg miðlungs viðhengi
RBD	RX biðminni seinkun
UI	Einingabil = lengd raðbita
RBD tala	RX Buffer Seinkun á nýjustu komu á akrein
RBD offset	RX Buffer Delay útgáfu tækifæri
SH	Samstillingarhaus
TL	Flutningslag
EMIB	Innbyggð Multi-die samtengingarbrú

Tafla 3. Orðalisti

Kjörtímabil	Lýsing
Breytir tæki	ADC eða DAC breytir
Rökfræði tæki	FPGA eða ASIC
Oktett	Hópur 8 bita, þjónar sem inntak í 64/66 kóðara og úttak frá afkóðaranum
Narta	Sett af 4 bitum sem er grunnvinnueining JESD204C forskrifta
Block	66 bita tákn myndað af 64/66 kóðunarkerfi
Línutíðni	Virkur gagnahraði raðtengils Akreinarhraði = (Mx Sx N'x 66/64 x FC) / L
Link klukka	Linkklukka = Akreinarlínuhlutfall/66.
Rammi	Safn af samfelldum áttundum þar sem hægt er að bera kennsl á stöðu hvers octetts með tilvísun í rammajöfnunarmerki.
Ramma klukka	Kerfisklukka sem keyrir á hraða rammans, það verður að vera 1x og 2x tengiklukka.

Kjörtímabil	Lýsing
Samples á ramma klukku	Samples á klukku, samtals samples í ramma klukka fyrir breytibúnaðinn.
LEMC	Innri klukka notuð til að samræma mörk útbreiddrar fjölblokkarinnar á milli akreina og inn í ytri tilvísanir (SYSREF eða undirflokkur 1).
Undirflokkur 0	Enginn stuðningur við ákveðinn leynd. Gögn ættu að vera tafarlaust sleppt þegar akreinar á akreinar deyfðust á móttakara.
Undirflokkur 1	Ákveðin leynd með því að nota SYSREF.
Fjölpunkta hlekkur	Tenglar milli tækja við 2 eða fleiri breytitæki.
64B / 66B kóðun	Línukóði sem kortleggur 64 bita gögn í 66 bita til að mynda blokk. Gagnauppbygging grunnstigs er blokk sem byrjar með 2-bita samstillingarhaus.

Tafla 4. Tákn

Kjörtímabil	Lýsing
L	Fjöldi akreina á hvern breytibúnað
M	Fjöldi umbreyta á hvert tæki
F	Fjöldi oktetta á ramma á einni akrein
S	Fjöldi samples send á einn breytir í hverri rammalotu
N	Breytir upplausn
N'	Heildarfjöldi bita á sekample á notendagagnasniði
CS	Fjöldi stýribita á hverja umbreytingu sample
CF	Fjöldi stjórnunarorða á ramma klukkutímabili á hlekk
HD	High Density notendagagnasnið
E	Fjöldi fjölblokka í útbreiddri fjölblokk

F-Tile JESD204C Intel FPGA IP hönnun Example Quick Start Guide

F-Tile JESD204C Intel FPGA IP hönnun tdampLes fyrir Intel Agilex tæki eru með hermiprófunarbekk og vélbúnaðarhönnun sem styður samantekt og vélbúnaðarprófanir.
Þú getur búið til F-Tile JESD204C hönnunina tdamples í gegnum IP vörulistann í Intel Quartus® Prime Pro Edition hugbúnaðinum.

Mynd 1. Þróun Stages fyrir Hönnun Example

Hönnun Example Block Diagram

Mynd 2. F-Tile JESD204C Hönnun Example High-level Block Diagram

Hönnunin fyrrvample samanstendur af eftirfarandi einingum:

• Platform Designer kerfi
  • F-Tile JESD204C Intel FPGA IP
  • JTAG að Avalon Master brú
  • Parallel I/O (PIO) stjórnandi
  • Serial Port Interface (SPI)—meistaraeining— IOPLL
  • SYSREF rafall
  • Example Design (ED) Control CSR
  • Endurstilla röðunartæki
• Kerfi PLL
• Mynstur generator
• Mynsturafgreiðslumaður

Tafla 5. Hönnun Example Modules

Íhlutir	Lýsing
Platform Designer kerfi	Platform Designer kerfið sýnir F-Tile JESD204C IP gagnaslóðina og stuðning jaðartæki.
F-Tile JESD204C Intel FPGA IP	Þetta undirkerfi pallahönnuðar inniheldur TX og RX F-Tile JESD204C IP-tölurnar sem eru sýndar ásamt tvíhliða PHY.
JTAG að Avalon Master brú	Þessi brú veitir hýsilaðgang kerfistölvu að minniskortaðri IP í hönnuninni í gegnum JTAG viðmót.
Parallel I/O (PIO) stjórnandi	Þessi stjórnandi býður upp á minniskortað viðmót fyrir sampling og akstur almennra I/O tengi.
SPI meistari	Þessi eining sér um raðflutning á stillingargögnum í SPI viðmótið á breytiendanum.
SYSREF rafall	SYSREF rafallinn notar tengiklukkuna sem viðmiðunarklukku og býr til SYSREF púlsa fyrir F-Tile JESD204C IP. Athugið: Þessi hönnun tdample notar SYSREF rafall til að sýna tvíhliða F-Tile JESD204C IP hlekk frumstillingu. Í F-Tile JESD204C undirflokks 1 kerfisstigi forritinu verður þú að búa til SYSREF frá sama uppruna og tækisklukkan.
IOPLL	Þessi hönnun tdample notar IOPLL til að búa til notendaklukku til að senda gögn inn í F-Tile JESD204C IP.
ED Control CSR	Þessi eining veitir SYSREF uppgötvunarstýringu og stöðu, og prófmynsturstýringu og stöðu.
Endurstilla röðunartæki	Þessi hönnun tdampLe samanstendur af 2 endurstilla röðunartækjum: Endurstilla röð 0—Höndlar endurstillingu á TX/RX Avalon® streymislén, Avalon minniskortað lén, kjarna PLL, TX PHY, TX kjarna og SYSREF rafall. Endurstilla röð 1—Hjálpar við endurstillingu á RX PHY og RX kjarna.
Kerfi PLL	Aðal klukkugjafi fyrir F-flísar harða IP og EMIB krossinn.
Mynstur generator	Mynstursmiðillinn býr til PRBS eða ramp mynstur.
Mynsturafgreiðslumaður	Mynsturskoðarinn staðfestir PRBS eða ramp mynstur móttekið, og flaggar villu þegar það finnur misræmi í gögnumample.

Hugbúnaðarkröfur

Intel notar eftirfarandi hugbúnað til að prófa hönnunina tdamples í Linux kerfi:

• Intel Quartus Prime Pro Edition hugbúnaður
• Questa*/ModelSim* eða VCS*/VCS MX hermir

Að búa til hönnunina

Til að búa til hönnunina tdample frá IP breytu ritlinum:

1. Búðu til verkefni sem miðar að Intel Agilex F-flísar tækjafjölskyldu og veldu tækið sem þú vilt.
2. Í IP Catalog, Tools ➤ IP Catalog, veldu F-Tile JESD204C Intel FPGA IP.
3. Tilgreindu nafn á efstu stigi og möppuna fyrir sérsniðna IP-afbrigðið þitt. Smelltu á OK. Færibreytirtillinn bætir við efstu .ip file yfir í núverandi verkefni sjálfkrafa. Ef þú ert beðinn um að bæta við .ip file við verkefnið, smelltu á Verkefni ➤ Bæta við/fjarlægja Files í Project til að bæta við file.
4. Undir fyrrvample Hönnun flipann, tilgreindu hönnunina tdampfæribreytur eins og lýst er í Hönnun Example færibreytur.
5. Smelltu á Búa til tdample Hönnun.

Hugbúnaðurinn býr til alla hönnun files í undirmöppunum. Þessar files eru nauðsynlegar til að keyra uppgerð og samantekt.

Hönnun Example færibreytur
F-Tile JESD204C Intel FPGA IP breytu ritstjórinn inniheldur Example Hönnunarflipi þar sem þú getur tilgreint ákveðnar færibreytur áður en þú býrð til hönnunina tdample.

Tafla 6. Færibreytur í Example Design Tab

Parameter	Valmöguleikar	Lýsing
Veldu Hönnun	System Console Control Engin	Veldu stjórnborð kerfisins til að fá aðgang að hönnuninni tdampgagnaslóð í gegnum kerfisborðið.
Uppgerð	Kveikt, slökkt	Kveiktu á fyrir IP til að búa til nauðsynlega files til að líkja eftir hönnuninni tdample.
Myndun	Kveikt, slökkt	Kveiktu á fyrir IP til að búa til nauðsynlega files fyrir Intel Quartus Prime samantekt og vélbúnaðarsýningu.
HDL sniði (til uppgerð)	Verilog VDHL	Veldu HDL snið RTL files fyrir uppgerð.
HDL sniði (fyrir myndun)	Aðeins Verilog	Veldu HDL snið RTL files fyrir myndun.

Parameter	Valmöguleikar	Lýsing
Búðu til 3-víra SPI mát	Kveikt, slökkt	Kveiktu á til að virkja 3-víra SPI tengi í stað 4-víra.
Sysref háttur	Eitt skot Reglubundið Gappaði reglulega	Veldu hvort þú vilt að SYSREF jöfnunin sé einstaks púlshamur, reglubundinn eða reglubundinn reglubundinn, byggt á hönnunarkröfum þínum og sveigjanleika tímasetningar. One-shot—Veldu þennan valkost til að gera SYSREF kleift að vera einstaks púlshamur. Gildi sysref_ctrl[17] skráarbitans er 0. Eftir að F-Tile JESD204C IP endurstillingin hefur verið hætt, breyttu gildi sysref_ctrl[17] skrárinnar úr 0 í 1, síðan í 0, fyrir einstaks SYSREF púls. Reglubundin—SYSREF í reglubundinni stillingu hefur 50:50 vinnulotu. SYSREF tímabil er E*SYSREF_MULP. Reglubundið bil – SYSREF er með forritanlega vinnulotu sem er 1 klukkulota. SYSREF tímabil er E*SYSREF_MULP. Fyrir vinnulotustillingar utan sviðs ætti SYSREF kynslóðarblokkin sjálfkrafa að álykta um 50:50 vinnulotu. Vísa til SYSREF Rafall kafla fyrir frekari upplýsingar um SYSREF tímabil.
Veldu borð	Engin	Veldu borðið fyrir hönnunina tdample. Enginn—Þessi valkostur útilokar vélbúnaðarþætti fyrir hönnunina tdample. Öll pinnaúthlutun verður stillt á sýndarpinna.
Prófmynstur	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Veldu mynsturrafal og afgreiðslumynstur. Mynsturrafall—JESD204C styður PRBS mynsturrafall fyrir hverja gagnasample. Þetta þýðir að breidd gagnanna er N+CS valkostur. PRBS mynstur rafall og afgreiðslumaður eru gagnlegar til að búa til gögnampLe stimulus til að prófa og það er ekki samhæft við PRBS prófunarham á ADC/DAC breytinum. Ramp Mynsturrafall—JESD204C hlekkjalag virkar eðlilega en flutningurinn síðar er óvirkur og inntak frá formatterinu er hunsað. Hver akrein sendir eins oktettstraum sem hækkar frá 0x00 til 0xFF og endurtekur sig síðan. Ramp mynsturpróf er virkt með prbs_test_ctl. PRBS Pattern Checker—JESD204C PRBS scrambler er sjálfsamstillandi og búist er við að þegar IP kjarninn er fær um að afkóða tengingu sé sprænu fræið þegar samstillt. PRBS spæna fræ mun taka upp 8 oktett til að frumstilla sjálft. Ramp Pattern Checker—JESD204C spæna er sjálfsamstillt og búist er við að þegar IP kjarninn er fær um að afkóða tengingu sé sprænu fræið þegar samstillt. Fyrsti gildi oktettinn er hlaðinn sem ramp upphafsgildi. Síðari gögn verða að aukast allt að 0xFF og fara yfir í 0x00. Ramp mynsturskoðari ætti að athuga hvort mynstrið sé eins á öllum brautum.
Virkja innri serial loopback	Kveikt, slökkt	Veldu innri serial loopback.
Virkjaðu stjórnunarrás	Kveikt, slökkt	Veldu skipanarásarmynstur.

Uppbygging skráa
F-Tile JESD204C hönnunin tdample möppur innihalda mynda files fyrir hönnun examples.

Mynd 3. Listauppbygging fyrir F-Tile JESD204C Intel Agilex Design Example

Tafla 7. Skrá Files

Möppur	Files
ritstj./rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
uppgerð/leiðbeinandi	modelsim_sim.tcl tb_top_bylgjuform.do
uppgerð/yfirlit	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Hermir eftir hönnun Exampprófbekkur

Hönnunin fyrrvample testbench líkir eftir mynduðu hönnuninni þinni.

Mynd 4. Verklag

Til að líkja eftir hönnuninni skaltu framkvæma eftirfarandi skref:

1. Breyttu vinnuskránni íample_design_directory>/simulation/ .
2. Í skipanalínunni skaltu keyra hermiforritið. Taflan hér að neðan sýnir skipanirnar til að keyra studdu herma.

Hermir	Skipun
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (án Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Uppgerðinni lýkur með skilaboðum sem gefa til kynna hvort hlaupið hafi heppnast eða ekki.

Mynd 5. Vel heppnuð uppgerð
Þessi mynd sýnir vel heppnuð uppgerð skilaboð fyrir VCS hermir.

Að setja saman hönnunarfrvample

Til að setja saman frvampí verkefninu skaltu fylgja þessum skrefum:

1. Tryggja safnhönnun tdampkynslóðinni er lokið.
2. Í Intel Quartus Prime Pro Edition hugbúnaðinum, opnaðu Intel Quartus Prime Pro Edition verkefniðample_ hönnun_ möppu>/ed/quartus.
3. Í valmyndinni Vinnsla, smelltu á Start Compilation.

Ítarleg lýsing fyrir F-Tile JESD204C Design Example

F-Tile JESD204C hönnunin tdample sýnir virkni gagnastraums með því að nota loopback ham.
Þú getur tilgreint færibreytustillingarnar að eigin vali og búið til hönnunina tdample.
Hönnunin fyrrvample er aðeins fáanlegt í tvíhliða stillingu fyrir bæði Base og PHY afbrigði. Þú getur valið Base only eða PHY only afbrigði en IP myndi búa til hönnunina tdample fyrir bæði Base og PHY.

Athugið:  Sumar stillingar með háum gagnahraða geta misheppnast tímasetningu. Til að forðast tímatökubilun skaltu íhuga að tilgreina lægri ramma klukkutíðni margfaldara (FCLK_MULP) gildi í Stillingar flipanum í F-Tile JESD204C Intel FPGA IP færibreyturitlinum.

Kerfishlutir

F-Tile JESD204C hönnunin tdample býður upp á hugbúnaðarbundið stýriflæði sem notar hörðu stýrieininguna með eða án stuðnings við kerfistölvu.

Hönnunin fyrrvample gerir sjálfvirka tengingu kleift í innri og ytri lykkjuham.

JTAG að Avalon Master Bridge
Hinn J.TAG til Avalon Master Bridge veitir tengingu á milli hýsingarkerfisins til að fá aðgang að minniskortaða F-Tile JESD204C IP og útlægu IP stjórnunar- og stöðuskrám í gegnum JTAG viðmót.

Mynd 6. Kerfi með JTAG til Avalon Master Bridge Core

Athugið:  Kerfisklukka verður að vera að minnsta kosti 2X hraðari en JTAG klukka. Kerfisklukkan er mgmt_clk (100MHz) í þessari hönnun tdample.

Samhliða I/O (PIO) kjarna
Samhliða inntak/úttak (PIO) kjarna með Avalon viðmóti veitir minniskortað viðmót milli Avalon minniskortaðrar þrælgáttar og almennra I/O tengis. I/O tengin tengjast annað hvort við innbyggða notendarökfræði eða við I/O pinna sem tengjast tæki utan við FPGA.

Mynd 7. PIO kjarna með inntaksportum, úttaksportum og IRQ stuðningi
Sjálfgefið er að pallahönnuður íhluturinn slekkur á truflunarþjónustulínunni (IRQ).

PIO I/O tengin eru úthlutað á efsta stigi HDL file (io_ staða fyrir inntakstengi, io_stýring fyrir úttakstengi).

Taflan hér að neðan lýsir merkjatengingu fyrir stöðu og stjórn I/O tengi við DIP rofann og LED á þróunarbúnaðinum.

Tafla 8. PIO Core I/O tengi

Höfn	Bit	Merki
Út_höfn	0	USER_LED SPI forritun lokið
	31:1	Frátekið
Í_höfn	0	USER_DIP virkjað innri raðhringrás Slökkt = 1 Á = 0
	1	USER_DIP FPGA-myndað SYSREF virkja Slökkt = 1 Á = 0
	31:2	Frátekið.

SPI meistari
SPI aðaleiningin er staðalbúnaður í pallahönnuði í IP Catalog staðlaða bókasafninu. Þessi eining notar SPI samskiptareglur til að auðvelda uppsetningu ytri breyta (tdample, ADC, DAC og ytri klukkurala) í gegnum skipulagt skráarrými inni í þessum tækjum.

SPI meistarinn hefur Avalon minniskortað viðmót sem tengist Avalon meistaranum (JTAG til Avalon aðalbrúar) um Avalon minniskortaða samtengingu. SPI meistarinn fær stillingarleiðbeiningar frá Avalon meistaranum.

SPI aðaleiningin stjórnar allt að 32 sjálfstæðum SPI þrælum. SCLK baud hraði er stilltur á 20 MHz (deilanlegt með 5).
Þessi eining er stillt á 4 víra, 24 bita breidd tengi. Ef valmöguleikinn Búa til 3-víra SPI-einingu er valinn, er viðbótareining sett til að breyta 4-víra úttak SPI-meistarans í 3-víra.

IOPLL
IOPLL býr til klukkuna sem þarf til að búa til frame_clk og link_clk. Viðmiðunarklukkan í PLL er stillanleg en takmörkuð við gagnahraðann/stuðulinn 33.

• Fyrir hönnun tdample sem styður gagnahraða 24.33024 Gbps, klukkuhraði fyrir frame_clk og link_clk er 368.64 MHz.
• Fyrir hönnun tdample sem styður gagnahraða 32 Gbps, klukkuhraði fyrir frame_clk og link_clk er 484.848 MHz.

SYSREF rafall
SYSREF er mikilvægt tímasetningarmerki fyrir gagnabreyta með F-Tile JESD204C viðmóti.

SYSREF rafalinn í hönnun frvample er eingöngu notað til að sýna tvíhliða JESD204C IP hlekk frumstillingar. Í JESD204C undirflokks 1 kerfisstigi forritinu verður þú að búa til SYSREF frá sama uppruna og tækisklukkan.

Fyrir F-Tile JESD204C IP skilgreinir SYSREF margfaldarinn (SYSREF_MULP) SYSREF stýriskrárinnar SYSREF tímabilið, sem er n heiltölu margfeldi af E færibreytunni.

Þú verður að tryggja E*SYSREF_MULP ≤16. Til dæmisample, ef E=1, verður lögleg stilling fyrir SYSREF_MULP að vera innan 1–16, og ef E=3, verður lögleg stilling fyrir SYSREF_MULP að vera innan 1–5.

Athugið:  Ef þú stillir SYSREF_MULP utan sviðs mun SYSREF rafallinn laga stillinguna á SYSREF_MULP=1.
Þú getur valið hvort þú vilt að SYSREF-gerðin sé einstaks púls, reglubundin eða reglubundin tímabil í gegnum Ex.ample Hönnunarflipi í F-Tile JESD204C Intel FPGA IP færibreyturitlinum.

Tafla 9. Examples af reglubundnum og gjáðum reglubundnum SYSREF teljara

E	SYSREF_MULP	SYSREF TÍMI (E*SYSREF_MULP* 32)	Vinnuferill	Lýsing
1	1	32	1..31 (Forritanlegt)	Gapped Periodic
1	1	32	16 (fast)	Reglubundið
1	2	64	1..63 (Forritanlegt)	Gapped Periodic
1	2	64	32 (fast)	Reglubundið
1	16	512	1..511 (Forritanlegt)	Gapped Periodic
1	16	512	256 (fast)	Reglubundið
2	3	19	1..191 (Forritanlegt)	Gapped Periodic
2	3	192	96 (fast)	Reglubundið
2	8	512	1..511 (Forritanlegt)	Gapped Periodic
2	8	512	256 (fast)	Reglubundið
2	9 (Ólöglegt)	64	32 (fast)	Gapped Periodic
2	9 (Ólöglegt)	64	32 (fast)	Reglubundið

 

Tafla 10. SYSREF eftirlitsskrár
Þú getur endurstillt SYSREF stýriskrárnar á virkan hátt ef skráarstillingin er önnur en stillingin sem þú tilgreindir þegar þú bjóst til hönnunina td.ample. Stilltu SYSREF skrárnar áður en F-Tile JESD204C Intel FPGA IP er ekki endurstillt. Ef þú velur ytri SYSREF rafall í gegnum
sysref_ctrl[7] skráarbita, þú getur hunsað stillingar fyrir SYSREF gerð, margfaldara, vinnuferil og fasa.

Bitar	Sjálfgefið gildi	Lýsing
sysref_ctrl[1:0]	2'b00: Eitt skot 2'b01: Reglubundið 2'b10: Gat reglubundið	SYSREF gerð. Sjálfgefið gildi fer eftir SYSREF ham stillingunni í Example Hönnun flipann í F-Tile JESD204C Intel FPGA IP færibreyturitlinum.
sysref_ctrl[6:2]	5'b00001	SYSREF margfaldari. Þessi SYSREF_MULP reitur á við um reglubundna og reglubundna SYSREF gerð. Þú verður að stilla margföldunargildið til að tryggja að E*SYSREF_MULP gildið sé á milli 1 til 16 áður en F-Tile JESD204C IP er ekki endurstillt. Ef E*SYSREF_MULP gildið er utan þessa bils er margfaldargildið sjálfgefið 5'b00001.
sysref_ctrl[7]	Tvíhliða gagnaslóð: 1'b1 Einföld TX eða RX gagnaslóð: 1'b0	SYSREF velja. Sjálfgefið gildi fer eftir gagnaslóðastillingunni í Example Hönnunarflipi í F-Tile JESD204C Intel FPGA IP færibreyturitlinum. 0: Simplex TX eða RX (ytri SYSREF) 1: Duplex (innri SYSREF)
sysref_ctrl[16:8]	9:0	SYSREF vinnulota þegar SYSREF gerð er reglubundin eða reglubundin bil. Þú verður að stilla vinnulotuna áður en F-Tile JESD204C IP er ekki endurstillt. Hámarksgildi = (E*SYSREF_MULP*32)-1 Til dæmisample: 50% vinnulota = (E*SYSREF_MULP*32)/2 Vinnulotan er sjálfgefið 50% ef þú stillir ekki þennan skráareit, eða ef þú stillir skráareitinn á 0 eða meira en leyfilegt hámarksgildi.
sysref_ctrl[17]	1'b0	Handstýring þegar SYSREF gerð er í einu skoti. Skrifaðu 1 til að stilla SYSREF merkið á hátt. Skrifaðu 0 til að stilla SYSREF merkið á lágt. Þú þarft að skrifa 1 og svo 0 til að búa til SYSREF púls í einstöku stillingu.
sysref_ctrl[31:18]	22:0	Frátekið.

Endurstilla Sequencers
Þessi hönnun tdample samanstendur af tveimur endurstilltu röðunartækjum:

• Endurstilla röð 0—Höndlar endurstillingu á TX/RX Avalon streymislén, Avalon minniskortað lén, kjarna PLL, TX PHY, TX kjarna og SYSREF rafall.
• Endurstilla röð 1—Hjálpar við endurstillingu á RX PHY og RX Core.

3-víra SPI
Þessi eining er valfrjáls til að breyta SPI tengi í 3 víra.

Kerfi PLL
F-tile er með þremur PLL-kerfum um borð. Þessir kerfis-PLL eru aðal klukkugjafinn fyrir harða IP (MAC, PCS og FEC) og EMIB kross. Þetta þýðir að þegar þú notar PLL klukkustillingu kerfisins eru blokkirnar ekki klukkaðar af PMA klukkunni og eru ekki háðar klukku sem kemur frá FPGA kjarnanum. Hvert PLL kerfi býr aðeins til klukkuna sem tengist einu tíðniviðmóti. Til dæmisample, þú þarft tvo PLL kerfi til að keyra eitt viðmót á 1 GHz og eitt viðmót á 500 MHz. Notkun PLL kerfis gerir þér kleift að nota hverja akrein sjálfstætt án þess að akreinarklukkubreyting hafi áhrif á nærliggjandi akrein.
Hvert PLL kerfi getur notað hvaða sem er af átta FGT viðmiðunarklukkum. PLL-kerfi kerfisins geta deilt viðmiðunarklukku eða haft mismunandi viðmiðunarklukkur. Hvert viðmót getur valið hvaða kerfi PLL það notar, en þegar það hefur verið valið er það fast, ekki endurstillanlegt með kraftmikilli endurstillingu.

Tengdar upplýsingar
F-tile Architecture og PMA og FEC Direct PHY IP notendahandbók

Nánari upplýsingar um PLL klukkuham kerfisins í Intel Agilex F-flísartækjum.

Mynstursmiðill og afgreiðslumaður
Mynstursmiðillinn og afgreiðslumaðurinn eru gagnlegar til að búa til gögnamples og eftirlit í prófunarskyni.
Tafla 11. Stuðningur Mynstur Generator

Mynstursmiðill	Lýsing
PRBS mynstur rafall	F-Tile JESD204C hönnunin tdample PRBS mynstur rafall styður eftirfarandi stig margliða: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp mynstur generator	The ramp mynsturgildi hækkar um 1 fyrir hverja síðari sample með rafallsbreiddinni N, og rúllar yfir í 0 þegar allir bitar í sampþeir eru 1. Virkjaðu ramp mynstur generator með því að skrifa 1 til bita 2 af tst_ctl skrá ED stjórnunarblokkarinnar.
Skipunarrás ramp mynstur generator	F-Tile JESD204C hönnunin tdample styður stjórn rás ramp mynsturmyndari á hverja braut. The ramp mynsturgildi hækkar um 1 fyrir hverja 6 bita af skipunarorðum. Upphafsfræið er stigvaxandi mynstur yfir allar brautir.

Tafla 12. Styður Mynstraeftirlit

Mynsturafgreiðslumaður	Lýsing
PRBS mynstur athugun	Spændingarfræið í mynsturskoðunartækinu er sjálfsamstillt þegar F-Tile JESD204C IP nær að stilla skekkju. Mynsturskoðarinn þarf 8 oktett til að spæna fræið samstillist sjálft.
Ramp mynstur eftirlit	Fyrstu gildu gögnin sample fyrir hvern breytir (M) er hlaðinn sem upphafsgildi ramp mynstur. Síðari gögn sampLesgildi verða að hækka um 1 í hverri klukkulotu upp að hámarki og fara síðan yfir í 0.

Mynsturafgreiðslumaður	Lýsing
	Til dæmisample, þegar S=1, N=16 og WIDTH_MULP = 2, er gagnabreidd á hvern breyti S * WIDTH_MULP * N = 32. Hámarks gögn sampLe gildi er 0xFFFF. The ramp mynsturskoðari sannreynir að sams konar mynstur berist í öllum breytum.
Skipunarrás ramp mynstur eftirlit	F-Tile JESD204C hönnunin tdample styður stjórn rás ramp mynstur afgreiðslumaður. Fyrsta skipunarorðið (6 bitar) sem er móttekið er hlaðið sem upphafsgildi. Síðari skipunarorð á sömu braut verða að hækka upp í 0x3F og rúlla yfir í 0x00. Skipunarrásin ramp mynstur afgreiðslumaður athugar fyrir ramp mynstur yfir allar brautir.

F-Tile JESD204C TX og RX IP
Þessi hönnun tdampLe gerir þér kleift að stilla hvern TX/RX í einfaldri stillingu eða tvíhliða ham.
Tvíhliða stillingar gera kleift að sýna IP-virkni með því að nota annað hvort innri eða ytri raðhring. CSR innan IP eru ekki fínstillt í burtu til að leyfa IP stjórn og stöðuathugun.

F-Tile JESD204C Hönnun Example Klukka og endurstilla

F-Tile JESD204C hönnunin tdample hefur sett af klukku og endurstillingarmerkjum.

Tafla 13.Hönnun Example Klukkur

Klukkumerki	Stefna	Lýsing
mgmt_clk	Inntak	LVDS mismunaklukka með tíðni 100 MHz.
refclk_xcvr	Inntak	Viðmiðunarklukka senditækis með tíðni gagnahraða/stuðulls 33.
refclk_core	Inntak	Kjarnaviðmiðunarklukka með sömu tíðni og refclk_xcvr.
in_sysref	Inntak	SYSREF merki. Hámarks SYSREF tíðni er gagnahraði/(66x32xE).
sysref_out	Framleiðsla
txlink_clk rxlink_clk	Innri	TX og RX tengiklukka með tíðni gagnahraða/66.
txframe_clk rxframe_clk	Innri	TX og RX ramma klukka með tíðni gagnahraða/33 (FCLK_MULP=2) TX og RX ramma klukka með tíðni gagnahraða/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Innri	TX og RX fasaklukka með tíðni gagnahraða/66 (FCLK_MULP=2) TX og RX fasaklukka er alltaf há (1'b1) þegar FCLK_MULP=1
spi_SCLK	Framleiðsla	SPI baud rate klukka með tíðni 20 MHz.

Þegar þú hleður hönnuninni tdampinn í FPGA tæki, innri ninit_done atburður tryggir að JTAG til Avalon Master brú er í endurstillingu sem og allar aðrar blokkir.

SYSREF rafallinn hefur sjálfstæða endurstillingu til að sprauta viljandi ósamstilltu sambandi fyrir txlink_clk og rxlink_clk klukkurnar. Þessi aðferð er víðtækari við að líkja eftir SYSREF merkinu frá ytri klukkukubbi.

Tafla 14. Hönnun Example Endurstillir

Endurstilla merki	Stefna	Lýsing
global_rst_n	Inntak	Ýttu á hnattræna endurstillingu fyrir allar blokkir, nema JTAG að Avalon Master brú.
ninit_búið	Innri	Úttak frá Endurstilltu útgáfu IP fyrir JTAG að Avalon Master brú.
edctl_rst_n	Innri	ED Control blokkin er endurstillt af JTAG að Avalon Master brú. Hw_rst og global_rst_n tengin endurstilla ekki ED Control blokkina.
hv_rst	Innri	Fullyrða og afsala hw_rst með því að skrifa í rst_ctl skrána í ED Control blokkinni. mgmt_rst_in_n fullyrðir þegar hw_rst er fullyrt.
mgmt_rst_in_n	Innri	Endurstilla fyrir Avalon minniskortað viðmót ýmissa IP-tala og inntak endurstilltrar röðunartækja:  j20c_reconfig_reset fyrir F-Tile JESD204C IP duplex Native PHY spi_rst_n fyrir SPI meistara pio_rst_n fyrir PIO stöðu og stjórn reset_in0 tengi endurstilla röðunarkerfisins 0 og 1 Global_rst_n, hw_rst, eða edctl_rst_n tengið fullyrðir endurstillingu á mgmt_rst_in_n.
sysref_rst_n	Innri	Núllstilla fyrir SYSREF rafallblokk í ED Control blokkinni með því að nota endurstilla röðunartækið 0 reset_out2 tengi. Endurstilla röðunarforritið 0 reset_out2 tengi aflýsir endurstillingunni ef kjarna PLL er læst.
core_pll_rst	Innri	Endurstillir kjarna PLL í gegnum endurstilla röðunartækið 0 reset_out0 tengi. Kjarna PLL endurstillir þegar mgmt_rst_in_n endurstilling er fullyrt.
j204c_tx_avs_rst_n	Innri	Endurstillir F-Tile JESD204C TX Avalon minniskortað viðmót í gegnum endurstilla röðunarkerfi 0. TX Avalon minniskortaða viðmótið fullyrðir þegar mgmt_rst_in_n er fullyrt.
j204c_rx_avs_rst_n	Innri	Endurstillir F-Tile JESD204C TX Avalon minniskortað viðmót í gegnum endurstillingarröð 1. RX Avalon minniskortaða viðmótið fullyrðir þegar mgmt_rst_in_n er fullyrt.
j204c_tx_rst_n	Innri	Endurstillir F-Tile JESD204C TX hlekkinn og flutningalög í txlink_clk, og txframe_clk, lénum. Endurstilla röðunartækið 0 reset_out5 tengi endurstillir j204c_tx_rst_n. Þessi endurstilling fellur niður ef kjarna PLL er læst og tx_pma_ready og tx_ready merki eru staðfest.
j204c_rx_rst_n	Innri	Endurstillir F-Tile JESD204C RX hlekkinn og flutningslög í, rxlink_clk og rxframe_clk lénum.

Endurstilla merki	Stefna	Lýsing
		Endurstillingaröð 1 reset_out4 tengi endurstillir j204c_rx_rst_n. Þessi endurstilla deasserts ef kjarna PLL er læst, og rx_pma_ready og rx_ready merki eru staðfest.
j204c_tx_rst_ack_n	Innri	Endurstilltu handabandsmerki með j204c_tx_rst_n.
j204c_rx_rst_ack_n	Innri	Endurstilltu handabandsmerki með j204c_rx_rst_n.

Mynd 8. Tímamynd fyrir hönnun Example Endurstillir

F-Tile JESD204C Hönnun Example Merki

Tafla 15. Kerfisviðmótmerki

Merki	Stefna	Lýsing
Klukkur og endurstillingar
mgmt_clk	Inntak	100 MHz klukka fyrir kerfisstjórnun.
refclk_xcvr	Inntak	Viðmiðunarklukka fyrir F-tile UX QUAD og System PLL. Jafngildir gagnahraða/stuðli 33.
refclk_core	Inntak	Kjarna PLL viðmiðunarklukka. Notar sömu klukkutíðni og refclk_xcvr.
in_sysref	Inntak	SYSREF merki frá ytri SYSREF rafall fyrir JESD204C undirflokk 1 útfærslu.
sysref_out	Framleiðsla	SYSREF merki fyrir JESD204C Undirflokks 1 útfærslu myndað af FPGA tækinu fyrir hönnun td.ampLe hlekkur upphafstilgangur eingöngu.

 

Merki	Stefna	Lýsing
SPI
spi_SS_n[2:0]	Framleiðsla	Virkt lágt, SPI þrælvalsmerki.
spi_SCLK	Framleiðsla	SPI raðklukka.
spi_sdio	Inntak/úttak	Úttaksgögn frá skipstjóra til ytri þræls. Settu inn gögn frá ytri þræli til skipstjóra.

Merki	Stefna	Lýsing
Athugið:Þegar Búa til 3-víra SPI Module valkostur er virkur.
spi_MISO Athugið: Þegar Búa til 3-víra SPI Module valkostur er ekki virkur.	Inntak	Inntaksgögn frá ytri þræli til SPI-meistarans.
spi_MOSI Athugið: Þegar Búa til 3-víra SPI Module valkostur er ekki virkur.	Framleiðsla	Úttaksgögn frá SPI-meistara til ytri þræls.

 

Merki	Stefna	Lýsing
ADC / DAC
tx_serial_data[LINK*L-1:0]	Framleiðsla	Mismunandi háhraða raðúttaksgögn til DAC. Klukkan er felld inn í raðgagnastrauminn.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Inntak	Mismunandi háhraða raðinntaksgögn frá ADC. Klukkan er endurheimt úr raðgagnastraumnum.
rx_serial_data_n[LINK*L-1:0]

 

Merki	Stefna	Lýsing
Almennur tilgangur I/O
user_led[3:0]	Framleiðsla	Sýnir stöðuna fyrir eftirfarandi aðstæður: [0]: SPI forritun lokið [1]: Villa í TX tengil [2]: RX tengivilla [3]: Mynsturskoðunarvilla fyrir Avalon streymisgögn
user_dip[3:0]	Inntak	Notendahamur DIP rofi inntak: [0]: Virkjað innri serial loopback [1]: FPGA-myndað SYSREF virkja [3:2]: Frátekið

 

Merki	Stefna	Lýsing
Utan hljómsveitar (OOB) og staða
rx_patchk_data_error[LINK-1:0]	Framleiðsla	Þegar þetta merki er fullyrt gefur það til kynna að mynsturskoðari hafi fundið villu.
rx_link_error[LINK-1:0]	Framleiðsla	Þegar þessu merki er fullyrt gefur það til kynna að JESD204C RX IP hafi staðfest truflun.
tx_link_error[LINK-1:0]	Framleiðsla	Þegar þessu merki er fullyrt gefur það til kynna að JESD204C TX IP hafi staðfest truflun.
emb_lock_out	Framleiðsla	Þegar þessu merki er fullyrt gefur það til kynna að JESD204C RX IP hafi náð EMB læsingu.
sh_lock_out	Framleiðsla	Þegar þessu merki er fullyrt gefur það til kynna að JESD204C RX IP samstillingarhaus sé læstur.

 

Merki	Stefna	Lýsing
Avalon streymi
rx_avst_valid[LINK-1:0]	Inntak	Gefur til kynna hvort breytirinn sampgögnin í forritalagið eru gild eða ógild. 0: Gögnin eru ógild 1: Gögnin eru gild
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Inntak	Breytir sampsenda gögn til umsóknarlagsins.

F-Tile JESD204C Hönnun Example Eftirlitsskrár

F-Tile JESD204C hönnunin tdampLe skrár í ED Control blokkinni nota bætivísun (32 bita).

Tafla 16. Hönnun Example Heimilisfangskort
Þessar 32-bita ED Control blokkaskrár eru á mgmt_clk léninu.

Hluti	Heimilisfang
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI eftirlit	0x0102_0000 – 0x0102_001F
PIO Control	0x0102_0020 – 0x0102_002F
PIO Staða	0x0102_0040 – 0x0102_004F
Endurstilla Sequencer 0	0x0102_0100 – 0x0102_01FF
Endurstilla Sequencer 1	0x0102_0200 – 0x0102_02FF
ED Control	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP senditæki PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tafla 17. Tegund skráningaraðgangs og skilgreining
Þessi tafla lýsir skráaraðgangstegundinni fyrir Intel FPGA IPs.

Aðgangstegund	Skilgreining
RO/V	Hugbúnaður skrifvarinn (engin áhrif á ritun). Gildið getur verið mismunandi.
RW	Hugbúnaður les og skilar núverandi bitagildi. Hugbúnaður skrifar og stillir bitann á æskilegt gildi.
RW1C	Hugbúnaður les og skilar núverandi bitagildi. Hugbúnaður skrifar 0 og hefur engin áhrif. Hugbúnaður skrifar 1 og hreinsar bitann í 0 ef bitinn hefur verið stilltur á 1 af vélbúnaði. Vélbúnaður stillir bitann á 1. Hugbúnaður hreinn hefur meiri forgang en vélbúnaðarsett.

Tafla 18. ED Control Address Map

Offset	Skrá nafn
0x00	rst_ctl
0x04	fyrst_sts0
áfram…

Offset	Skrá nafn
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tafla 19. ED Control Block Control and Status Registers

Bæti Offset	Skráðu þig	Nafn	Aðgangur	Endurstilla	Lýsing
0x00	rst_ctl	rst_sert	RW	0x0	Endurstilla stjórn. [0]: Skrifaðu 1 til að staðfesta endurstillingu. (hw_rst) Skrifaðu 0 aftur til að deassert endurstilla. [31:1]: Frátekið.
0x04	fyrst_sts0	fyrsta_staða	RO/V	0x0	Endurstilla stöðu. [0]: Core PLL læst staða. [31:1]: Frátekið.
0x10	rst_sts_dete cted0	fyrsta_sts_sett	RW1C	0x0	SYSREF brún greiningarstaða fyrir innri eða ytri SYSREF rafall. [0]: Gildi 1 Gefur til kynna að SYSREF hækkandi brún hafi fundist fyrir undirflokk 1 aðgerð. Hugbúnaður gæti skrifað 1 til að hreinsa þennan bita til að virkja nýja SYSREF brúnskynjun. [31:1]: Frátekið.
0x40	sysref_ctl	sysref_contr ol	RW	Tvíhliða gagnaslóð Eitt skot: 0x00080	SYSREF stjórn. Vísa til Tafla 10 á síðu 17 fyrir frekari upplýsingar um notkun þessarar skráar.
				Reglubundið:	Athugið: Endurstillingargildið fer eftir
				0x00081	SYSREF gerð og F-Tile
				Gapped- reglubundið:	Stillingar JESD204C IP gagnaslóðarfæribreytu.
				0x00082
				TX eða RX gögn
				leið
				Eitt skot:
				0x00000
				Reglubundið:
				0x00001
				Gappaði-
				tímabil:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF staða. Þessi skrá inniheldur nýjustu SYSREF tímabil og vinnulotustillingar innri SYSREF rafallsins. Vísa til Tafla 9 á blaðsíðu 16 fyrir lagalegt gildi SYSREF tímabilsins og vakttíma.
áfram…

Bæti Offset	Skráðu þig	Nafn	Aðgangur	Endurstilla	Lýsing
					[8:0]: SYSREF tímabil. Þegar gildið er 0xFF, er SYSREF tímabil = 255 Þegar gildið ef 0x00, SYSREF tímabilið = 256. [17:9]: SYSREF vinnuferill. [31:18]: Frátekið.
0x80	tst_ctl	tst_control	RW	0x0	Prófunarstýring. Notaðu þessa skrá til að virkja mismunandi prófunarmynstur fyrir mynstursmiðjuna og afgreiðslumanninn. [1:0] = Frátekinn reitur [2] = ramp_próf_ctl 1'b0 = Virkjar PRBS mynstur generator og afgreiðslumaður 1'b1 = Gerir ramp mynstur generator og afgreiðslumaður [31:3]: Frátekið.
0x8c	tst_err0	tst_error	RW1C	0x0	Villuboð fyrir Link 0. Þegar bitinn er 1'b1, gefur það til kynna að villa hafi komið upp. Þú ættir að leysa villuna áður en þú skrifar 1'b1 á viðkomandi bita til að hreinsa villuboðið. [0] = Villa í mynsturprófun [1] = tx_link_error [2] = rx_link_error [3] = Villa í skipunarmynsturprófun [31:4]: Frátekið.

Endurskoðunarsaga skjala fyrir F-Tile JESD204C Intel FPGA IP hönnun Example Notendahandbók

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
2021.10.11	21.3	1.0.0	Upphafleg útgáfa.

Skjöl / auðlindir

intel F-Tile JESD204C Intel FPGA IP hönnun Example [pdfNotendahandbók F-Tile JESD204C Intel FPGA IP hönnun Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Hönnun Example

Heimildir

• Notendahandbók