F-ಟೈಲ್ JESD204C ಇಂಟೆಲ್ FPGA IP ವಿನ್ಯಾಸ ಎಕ್ಸ್ample

F-Tile JESD204C Intel® FPGA IP ವಿನ್ಯಾಸ ಎಕ್ಸ್ ಬಗ್ಗೆampಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ

ಈ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ ವೈಶಿಷ್ಟ್ಯಗಳು, ಬಳಕೆಯ ಮಾರ್ಗಸೂಚಿಗಳು ಮತ್ತು ವಿನ್ಯಾಸದ ಬಗ್ಗೆ ವಿವರವಾದ ವಿವರಣೆಯನ್ನು ಒದಗಿಸುತ್ತದೆampIntel Agilex™ ಸಾಧನಗಳನ್ನು ಬಳಸಿಕೊಂಡು F-Tile JESD204C Intel® FPGA IP ಗಾಗಿ les.

ಉದ್ದೇಶಿತ ಪ್ರೇಕ್ಷಕರು

ಈ ಡಾಕ್ಯುಮೆಂಟ್ ಉದ್ದೇಶಿಸಲಾಗಿದೆ:

• ಸಿಸ್ಟಮ್ ಮಟ್ಟದ ವಿನ್ಯಾಸ ಯೋಜನೆ ಹಂತದಲ್ಲಿ ಐಪಿ ಆಯ್ಕೆ ಮಾಡಲು ವಿನ್ಯಾಸ ವಾಸ್ತುಶಿಲ್ಪಿ
• ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸಕರು ತಮ್ಮ ಸಿಸ್ಟಮ್ ಮಟ್ಟದ ವಿನ್ಯಾಸಕ್ಕೆ IP ಅನ್ನು ಸಂಯೋಜಿಸುವಾಗ
• ಸಿಸ್ಟಂ ಮಟ್ಟದ ಸಿಮ್ಯುಲೇಶನ್ ಮತ್ತು ಹಾರ್ಡ್‌ವೇರ್ ಮೌಲ್ಯೀಕರಣ ಹಂತದಲ್ಲಿ ಮೌಲ್ಯೀಕರಣ ಎಂಜಿನಿಯರ್‌ಗಳು

ಸಂಬಂಧಿತ ದಾಖಲೆಗಳು
ಕೆಳಗಿನ ಕೋಷ್ಟಕವು F-Tile JESD204C Intel FPGA IP ಗೆ ಸಂಬಂಧಿಸಿದ ಇತರ ಉಲ್ಲೇಖ ದಾಖಲೆಗಳನ್ನು ಪಟ್ಟಿ ಮಾಡುತ್ತದೆ.

ಕೋಷ್ಟಕ 1. ಸಂಬಂಧಿತ ದಾಖಲೆಗಳು

ಉಲ್ಲೇಖ	ವಿವರಣೆ
F-ಟೈಲ್ JESD204C ಇಂಟೆಲ್ FPGA IP ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ	F-Tile JESD204C Intel FPGA IP ಕುರಿತು ಮಾಹಿತಿಯನ್ನು ಒದಗಿಸುತ್ತದೆ.
F-ಟೈಲ್ JESD204C ಇಂಟೆಲ್ FPGA IP ಬಿಡುಗಡೆ ಟಿಪ್ಪಣಿಗಳು	ನಿರ್ದಿಷ್ಟ ಬಿಡುಗಡೆಯಲ್ಲಿ F-Tile JESD204C F-Tile JESD204C ಗಾಗಿ ಮಾಡಿದ ಬದಲಾವಣೆಗಳನ್ನು ಪಟ್ಟಿ ಮಾಡುತ್ತದೆ.
ಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್ ಸಾಧನ ಡೇಟಾ ಶೀಟ್	ಈ ಡಾಕ್ಯುಮೆಂಟ್ ಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್ ಸಾಧನಗಳಿಗೆ ವಿದ್ಯುತ್ ಗುಣಲಕ್ಷಣಗಳು, ಸ್ವಿಚಿಂಗ್ ಗುಣಲಕ್ಷಣಗಳು, ಕಾನ್ಫಿಗರೇಶನ್ ವಿಶೇಷಣಗಳು ಮತ್ತು ಸಮಯವನ್ನು ವಿವರಿಸುತ್ತದೆ.

ಅಕ್ರೋನಿಮ್ಸ್ ಮತ್ತು ಗ್ಲಾಸರಿ

ಕೋಷ್ಟಕ 2. ಸಂಕ್ಷಿಪ್ತ ಪಟ್ಟಿ

ಸಂಕ್ಷಿಪ್ತ ರೂಪ	ವಿಸ್ತರಣೆ
ಎಲ್‌ಇಎಂಸಿ	ಸ್ಥಳೀಯ ವಿಸ್ತೃತ ಮಲ್ಟಿಬ್ಲಾಕ್ ಗಡಿಯಾರ
FC	ಫ್ರೇಮ್ ಗಡಿಯಾರದ ದರ
ಎಡಿಸಿ	ಡಿಜಿಟಲ್ ಪರಿವರ್ತಕಕ್ಕೆ ಅನಲಾಗ್
DAC	ಅನಲಾಗ್ ಪರಿವರ್ತಕಕ್ಕೆ ಡಿಜಿಟಲ್
ಡಿಎಸ್ಪಿ	ಡಿಜಿಟಲ್ ಸಿಗ್ನಲ್ ಪ್ರೊಸೆಸರ್
TX	ಟ್ರಾನ್ಸ್ಮಿಟರ್
RX	ರಿಸೀವರ್

ಸಂಕ್ಷಿಪ್ತ ರೂಪ	ವಿಸ್ತರಣೆ
DLL	ಡೇಟಾ ಲಿಂಕ್ ಲೇಯರ್
ಸಿಎಸ್ಆರ್	ನಿಯಂತ್ರಣ ಮತ್ತು ಸ್ಥಿತಿ ರಿಜಿಸ್ಟರ್
CRU	ಗಡಿಯಾರ ಮತ್ತು ಮರುಹೊಂದಿಸುವ ಘಟಕ
ISR	ಸೇವೆಯ ದಿನಚರಿಯನ್ನು ಅಡ್ಡಿಪಡಿಸಿ
FIFO	ಫಸ್ಟ್-ಇನ್-ಫಸ್ಟ್-ಔಟ್
SERDES	ಧಾರಾವಾಹಿ ಡಿಸೇರಿಯಲೈಸರ್
ECC	ಕೋಡ್ ಸರಿಪಡಿಸುವಲ್ಲಿ ದೋಷ
FEC	ಫಾರ್ವರ್ಡ್ ದೋಷ ತಿದ್ದುಪಡಿ
ಎಸ್ಇಆರ್ಆರ್	ಏಕ ದೋಷ ಪತ್ತೆ (ಇಸಿಸಿಯಲ್ಲಿ, ಸರಿಪಡಿಸಬಹುದಾದ)
DERR	ಡಬಲ್ ದೋಷ ಪತ್ತೆ (ಇಸಿಸಿಯಲ್ಲಿ, ಮಾರಣಾಂತಿಕ)
PRBS	ಸೂಡೊರಾಂಡಮ್ ಬೈನರಿ ಅನುಕ್ರಮ
MAC	ಮಾಧ್ಯಮ ಪ್ರವೇಶ ನಿಯಂತ್ರಕ. MAC ಪ್ರೋಟೋಕಾಲ್ ಸಬ್‌ಲೇಯರ್, ಟ್ರಾನ್ಸ್‌ಪೋರ್ಟ್ ಲೇಯರ್ ಮತ್ತು ಡೇಟಾ ಲಿಂಕ್ ಲೇಯರ್ ಅನ್ನು ಒಳಗೊಂಡಿದೆ.
PHY	ಭೌತಿಕ ಪದರ. PHY ಸಾಮಾನ್ಯವಾಗಿ ಭೌತಿಕ ಪದರ, SERDES, ಡ್ರೈವರ್‌ಗಳು, ರಿಸೀವರ್‌ಗಳು ಮತ್ತು CDR ಅನ್ನು ಒಳಗೊಂಡಿರುತ್ತದೆ.
PCS	ಭೌತಿಕ ಕೋಡಿಂಗ್ ಉಪ-ಪದರ
PMA	ಭೌತಿಕ ಮಧ್ಯಮ ಬಾಂಧವ್ಯ
RBD	RX ಬಫರ್ ವಿಳಂಬ
UI	ಯುನಿಟ್ ಮಧ್ಯಂತರ = ಸರಣಿ ಬಿಟ್‌ನ ಅವಧಿ
RBD ಎಣಿಕೆ	RX ಬಫರ್ ವಿಳಂಬ ಇತ್ತೀಚಿನ ಲೇನ್ ಆಗಮನ
RBD ಆಫ್‌ಸೆಟ್	RX ಬಫರ್ ವಿಳಂಬ ಬಿಡುಗಡೆ ಅವಕಾಶ
SH	ಸಿಂಕ್ ಹೆಡರ್
TL	ಸಾರಿಗೆ ಪದರ
ಇಎಂಐಬಿ	ಎಂಬೆಡೆಡ್ ಮಲ್ಟಿ-ಡೈ ಇಂಟರ್‌ಕನೆಕ್ಟ್ ಸೇತುವೆ

ಕೋಷ್ಟಕ 3. ಗ್ಲಾಸರಿ ಪಟ್ಟಿ

ಅವಧಿ	ವಿವರಣೆ
ಪರಿವರ್ತಕ ಸಾಧನ	ADC ಅಥವಾ DAC ಪರಿವರ್ತಕ
ಲಾಜಿಕ್ ಸಾಧನ	FPGA ಅಥವಾ ASIC
ಆಕ್ಟೆಟ್	8 ಬಿಟ್‌ಗಳ ಗುಂಪು, 64/66 ಎನ್‌ಕೋಡರ್‌ಗೆ ಇನ್‌ಪುಟ್ ಆಗಿ ಕಾರ್ಯನಿರ್ವಹಿಸುತ್ತದೆ ಮತ್ತು ಡಿಕೋಡರ್‌ನಿಂದ ಔಟ್‌ಪುಟ್
ಮೆಲ್ಲಗೆ	JESD4C ವಿಶೇಷಣಗಳ ಮೂಲ ಕಾರ್ಯ ಘಟಕವಾಗಿರುವ 204 ಬಿಟ್‌ಗಳ ಒಂದು ಸೆಟ್
ನಿರ್ಬಂಧಿಸಿ	66/64 ಎನ್‌ಕೋಡಿಂಗ್ ಸ್ಕೀಮ್‌ನಿಂದ ರಚಿಸಲಾದ 66-ಬಿಟ್ ಚಿಹ್ನೆ
ಸಾಲು ದರ	ಸರಣಿ ಲಿಂಕ್‌ನ ಪರಿಣಾಮಕಾರಿ ಡೇಟಾ ದರ ಲೇನ್ ಲೈನ್ ದರ = (Mx Sx N'x 66/64 x FC) / L
ಲಿಂಕ್ ಗಡಿಯಾರ	ಲಿಂಕ್ ಗಡಿಯಾರ = ಲೇನ್ ಲೈನ್ ದರ/66.
ಫ್ರೇಮ್	ಚೌಕಟ್ಟಿನ ಜೋಡಣೆಯ ಸಂಕೇತವನ್ನು ಉಲ್ಲೇಖಿಸಿ ಪ್ರತಿ ಆಕ್ಟೆಟ್‌ನ ಸ್ಥಾನವನ್ನು ಗುರುತಿಸಬಹುದಾದ ಸತತ ಆಕ್ಟೆಟ್‌ಗಳ ಒಂದು ಸೆಟ್.
ಫ್ರೇಮ್ ಗಡಿಯಾರ	ಫ್ರೇಮ್ ದರದಲ್ಲಿ ಚಲಿಸುವ ಸಿಸ್ಟಮ್ ಗಡಿಯಾರ, ಅದು 1x ಮತ್ತು 2x ಲಿಂಕ್ ಗಡಿಯಾರವಾಗಿರಬೇಕು.

ಅವಧಿ	ವಿವರಣೆ
Sampಪ್ರತಿ ಫ್ರೇಮ್ ಗಡಿಯಾರಕ್ಕೆ les	Sampಪ್ರತಿ ಗಡಿಯಾರಕ್ಕೆ ಲೆಸ್, ಒಟ್ಟು ರುampಪರಿವರ್ತಕ ಸಾಧನಕ್ಕಾಗಿ ಫ್ರೇಮ್ ಗಡಿಯಾರದಲ್ಲಿ les.
ಎಲ್‌ಇಎಂಸಿ	ಲೇನ್‌ಗಳ ನಡುವೆ ಮತ್ತು ಬಾಹ್ಯ ಉಲ್ಲೇಖಗಳಿಗೆ (SYSREF ಅಥವಾ ಉಪವರ್ಗ 1) ವಿಸ್ತೃತ ಮಲ್ಟಿಬ್ಲಾಕ್‌ನ ಗಡಿಯನ್ನು ಜೋಡಿಸಲು ಆಂತರಿಕ ಗಡಿಯಾರವನ್ನು ಬಳಸಲಾಗುತ್ತದೆ.
ಉಪವರ್ಗ 0	ನಿರ್ಣಾಯಕ ಸುಪ್ತತೆಗೆ ಯಾವುದೇ ಬೆಂಬಲವಿಲ್ಲ. ರಿಸೀವರ್‌ನಲ್ಲಿ ಲೇನ್‌ನಿಂದ ಲೇನ್ ಡೆಸ್ಕ್ಯುನಲ್ಲಿ ಡೇಟಾವನ್ನು ತಕ್ಷಣವೇ ಬಿಡುಗಡೆ ಮಾಡಬೇಕು.
ಉಪವರ್ಗ 1	SYSREF ಬಳಸಿಕೊಂಡು ನಿರ್ಣಾಯಕ ಸುಪ್ತತೆ.
ಮಲ್ಟಿಪಾಯಿಂಟ್ ಲಿಂಕ್	2 ಅಥವಾ ಹೆಚ್ಚಿನ ಪರಿವರ್ತಕ ಸಾಧನಗಳೊಂದಿಗೆ ಅಂತರ-ಸಾಧನ ಲಿಂಕ್‌ಗಳು.
64B/66B ಎನ್ಕೋಡಿಂಗ್	ಬ್ಲಾಕ್ ಅನ್ನು ರೂಪಿಸಲು 64-ಬಿಟ್ ಡೇಟಾವನ್ನು 66 ಬಿಟ್‌ಗಳಿಗೆ ನಕ್ಷೆ ಮಾಡುವ ಲೈನ್ ಕೋಡ್. ಮೂಲ ಮಟ್ಟದ ಡೇಟಾ ರಚನೆಯು 2-ಬಿಟ್ ಸಿಂಕ್ ಹೆಡರ್‌ನೊಂದಿಗೆ ಪ್ರಾರಂಭವಾಗುವ ಒಂದು ಬ್ಲಾಕ್ ಆಗಿದೆ.

ಕೋಷ್ಟಕ 4. ಚಿಹ್ನೆಗಳು

ಅವಧಿ	ವಿವರಣೆ
L	ಪರಿವರ್ತಕ ಸಾಧನಕ್ಕೆ ಲೇನ್‌ಗಳ ಸಂಖ್ಯೆ
M	ಪ್ರತಿ ಸಾಧನಕ್ಕೆ ಪರಿವರ್ತಕಗಳ ಸಂಖ್ಯೆ
F	ಒಂದೇ ಲೇನ್‌ನಲ್ಲಿ ಪ್ರತಿ ಫ್ರೇಮ್‌ಗೆ ಆಕ್ಟೆಟ್‌ಗಳ ಸಂಖ್ಯೆ
S	ಗಳ ಸಂಖ್ಯೆampಲೆಸ್ ಪ್ರತಿ ಫ್ರೇಮ್ ಚಕ್ರಕ್ಕೆ ಒಂದೇ ಪರಿವರ್ತಕಕ್ಕೆ ಹರಡುತ್ತದೆ
N	ಪರಿವರ್ತಕ ರೆಸಲ್ಯೂಶನ್
ಎನ್'	ಪ್ರತಿ ಸೆಕೆಂಡಿಗೆ ಬಿಟ್‌ಗಳ ಒಟ್ಟು ಸಂಖ್ಯೆampಬಳಕೆದಾರರ ಡೇಟಾ ಸ್ವರೂಪದಲ್ಲಿ le
CS	ಪ್ರತಿ ಪರಿವರ್ತನೆಗೆ ನಿಯಂತ್ರಣ ಬಿಟ್‌ಗಳ ಸಂಖ್ಯೆ ರುample
CF	ಪ್ರತಿ ಲಿಂಕ್‌ಗೆ ಫ್ರೇಮ್ ಗಡಿಯಾರದ ಅವಧಿಗೆ ನಿಯಂತ್ರಣ ಪದಗಳ ಸಂಖ್ಯೆ
HD	ಹೆಚ್ಚಿನ ಸಾಂದ್ರತೆಯ ಬಳಕೆದಾರ ಡೇಟಾ ಸ್ವರೂಪ
E	ವಿಸ್ತೃತ ಮಲ್ಟಿಬ್ಲಾಕ್‌ನಲ್ಲಿ ಮಲ್ಟಿಬ್ಲಾಕ್‌ನ ಸಂಖ್ಯೆ

F-ಟೈಲ್ JESD204C ಇಂಟೆಲ್ FPGA IP ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ತ್ವರಿತ ಪ್ರಾರಂಭ ಮಾರ್ಗದರ್ಶಿ

F-ಟೈಲ್ JESD204C ಇಂಟೆಲ್ FPGA IP ವಿನ್ಯಾಸ ಉದಾampIntel Agilex ಸಾಧನಗಳಿಗೆ les ಸಿಮ್ಯುಲೇಟಿಂಗ್ ಟೆಸ್ಟ್‌ಬೆಂಚ್ ಮತ್ತು ಸಂಕಲನ ಮತ್ತು ಹಾರ್ಡ್‌ವೇರ್ ಪರೀಕ್ಷೆಯನ್ನು ಬೆಂಬಲಿಸುವ ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸವನ್ನು ಹೊಂದಿದೆ.
ನೀವು ಎಫ್-ಟೈಲ್ JESD204C ವಿನ್ಯಾಸವನ್ನು ರಚಿಸಬಹುದುampIntel Quartus® Prime Pro ಆವೃತ್ತಿಯ ಸಾಫ್ಟ್‌ವೇರ್‌ನಲ್ಲಿ IP ಕ್ಯಾಟಲಾಗ್ ಮೂಲಕ les.

ಚಿತ್ರ 1. ಅಭಿವೃದ್ಧಿ ಎಸ್tagವಿನ್ಯಾಸ ಎಕ್ಸ್ ಗಾಗಿ esample

ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ಬ್ಲಾಕ್ ರೇಖಾಚಿತ್ರ

ಚಿತ್ರ 2. F-ಟೈಲ್ JESD204C ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ಉನ್ನತ ಮಟ್ಟದ ಬ್ಲಾಕ್ ರೇಖಾಚಿತ್ರ

ವಿನ್ಯಾಸ ಮಾಜಿample ಕೆಳಗಿನ ಮಾಡ್ಯೂಲ್‌ಗಳನ್ನು ಒಳಗೊಂಡಿದೆ:

• ಪ್ಲಾಟ್‌ಫಾರ್ಮ್ ಡಿಸೈನರ್ ಸಿಸ್ಟಮ್
  • F-ಟೈಲ್ JESD204C ಇಂಟೆಲ್ FPGA IP
  • JTAG ಅವಲಾನ್ ಮಾಸ್ಟರ್ ಸೇತುವೆಗೆ
  • ಸಮಾನಾಂತರ I/O (PIO) ನಿಯಂತ್ರಕ
  • ಸೀರಿಯಲ್ ಪೋರ್ಟ್ ಇಂಟರ್ಫೇಸ್ (SPI)-ಮಾಸ್ಟರ್ ಮಾಡ್ಯೂಲ್- IOPLL
  • SYSREF ಜನರೇಟರ್
  • Example ವಿನ್ಯಾಸ (ED) ನಿಯಂತ್ರಣ CSR
  • ಸೀಕ್ವೆನ್ಸರ್‌ಗಳನ್ನು ಮರುಹೊಂದಿಸಿ
• ಸಿಸ್ಟಮ್ PLL
• ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್
• ಪ್ಯಾಟರ್ನ್ ಪರೀಕ್ಷಕ

ಕೋಷ್ಟಕ 5. ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ಮಾಡ್ಯೂಲ್ಗಳು

ಘಟಕಗಳು	ವಿವರಣೆ
ಪ್ಲಾಟ್‌ಫಾರ್ಮ್ ಡಿಸೈನರ್ ಸಿಸ್ಟಮ್	ಪ್ಲಾಟ್‌ಫಾರ್ಮ್ ಡಿಸೈನರ್ ಸಿಸ್ಟಂ F-ಟೈಲ್ JESD204C IP ಡೇಟಾ ಮಾರ್ಗ ಮತ್ತು ಪೋಷಕ ಪೆರಿಫೆರಲ್‌ಗಳನ್ನು ಸ್ಥಾಪಿಸುತ್ತದೆ.
F-ಟೈಲ್ JESD204C ಇಂಟೆಲ್ FPGA IP	ಈ ಪ್ಲಾಟ್‌ಫಾರ್ಮ್ ಡಿಸೈನರ್ ಉಪವ್ಯವಸ್ಥೆಯು TX ಮತ್ತು RX F-Tile JESD204C IP ಗಳನ್ನು ಡ್ಯುಪ್ಲೆಕ್ಸ್ PHY ನೊಂದಿಗೆ ಸೇರಿಸುತ್ತದೆ.
JTAG ಅವಲಾನ್ ಮಾಸ್ಟರ್ ಸೇತುವೆಗೆ	ಈ ಸೇತುವೆಯು J ಮೂಲಕ ವಿನ್ಯಾಸದಲ್ಲಿ ಮೆಮೊರಿ-ಮ್ಯಾಪ್ ಮಾಡಲಾದ IP ಗೆ ಸಿಸ್ಟಮ್ ಕನ್ಸೋಲ್ ಹೋಸ್ಟ್ ಪ್ರವೇಶವನ್ನು ಒದಗಿಸುತ್ತದೆTAG ಇಂಟರ್ಫೇಸ್.
ಸಮಾನಾಂತರ I/O (PIO) ನಿಯಂತ್ರಕ	ಈ ನಿಯಂತ್ರಕವು s ಗೆ ಮೆಮೊರಿ-ಮ್ಯಾಪ್ ಮಾಡಿದ ಇಂಟರ್ಫೇಸ್ ಅನ್ನು ಒದಗಿಸುತ್ತದೆampಲಿಂಗ್ ಮತ್ತು ಡ್ರೈವಿಂಗ್ ಸಾಮಾನ್ಯ ಉದ್ದೇಶದ I/O ಪೋರ್ಟ್‌ಗಳು.
SPI ಮಾಸ್ಟರ್	ಈ ಮಾಡ್ಯೂಲ್ ಪರಿವರ್ತಕ ತುದಿಯಲ್ಲಿರುವ SPI ಇಂಟರ್ಫೇಸ್‌ಗೆ ಕಾನ್ಫಿಗರೇಶನ್ ಡೇಟಾದ ಸರಣಿ ವರ್ಗಾವಣೆಯನ್ನು ನಿರ್ವಹಿಸುತ್ತದೆ.
SYSREF ಜನರೇಟರ್	SYSREF ಜನರೇಟರ್ ಲಿಂಕ್ ಗಡಿಯಾರವನ್ನು ಉಲ್ಲೇಖ ಗಡಿಯಾರವಾಗಿ ಬಳಸುತ್ತದೆ ಮತ್ತು F-ಟೈಲ್ JESD204C IP ಗಾಗಿ SYSREF ದ್ವಿದಳ ಧಾನ್ಯಗಳನ್ನು ಉತ್ಪಾದಿಸುತ್ತದೆ. ಗಮನಿಸಿ: ಈ ವಿನ್ಯಾಸ ಮಾಜಿampಡ್ಯುಪ್ಲೆಕ್ಸ್ ಎಫ್-ಟೈಲ್ JESD204C IP ಲಿಂಕ್ ಪ್ರಾರಂಭವನ್ನು ಪ್ರದರ್ಶಿಸಲು le SYSREF ಜನರೇಟರ್ ಅನ್ನು ಬಳಸುತ್ತದೆ. F-Tile JESD204C ಸಬ್‌ಕ್ಲಾಸ್ 1 ಸಿಸ್ಟಮ್ ಮಟ್ಟದ ಅಪ್ಲಿಕೇಶನ್‌ನಲ್ಲಿ, ನೀವು ಸಾಧನ ಗಡಿಯಾರದ ಅದೇ ಮೂಲದಿಂದ SYSREF ಅನ್ನು ರಚಿಸಬೇಕು.
IOPLL	ಈ ವಿನ್ಯಾಸ ಮಾಜಿampಎಫ್-ಟೈಲ್ JESD204C IP ಗೆ ಡೇಟಾವನ್ನು ರವಾನಿಸಲು ಬಳಕೆದಾರರ ಗಡಿಯಾರವನ್ನು ರಚಿಸಲು le IOPLL ಅನ್ನು ಬಳಸುತ್ತದೆ.
ಇಡಿ ಕಂಟ್ರೋಲ್ ಸಿಎಸ್ಆರ್	ಈ ಮಾಡ್ಯೂಲ್ SYSREF ಪತ್ತೆ ನಿಯಂತ್ರಣ ಮತ್ತು ಸ್ಥಿತಿ, ಮತ್ತು ಪರೀಕ್ಷಾ ಮಾದರಿ ನಿಯಂತ್ರಣ ಮತ್ತು ಸ್ಥಿತಿಯನ್ನು ಒದಗಿಸುತ್ತದೆ.
ಸೀಕ್ವೆನ್ಸರ್‌ಗಳನ್ನು ಮರುಹೊಂದಿಸಿ	ಈ ವಿನ್ಯಾಸ ಮಾಜಿample 2 ರೀಸೆಟ್ ಸೀಕ್ವೆನ್ಸರ್‌ಗಳನ್ನು ಒಳಗೊಂಡಿದೆ: ಸೀಕ್ವೆನ್ಸ್ 0 ಅನ್ನು ಮರುಹೊಂದಿಸಿ - TX/RX Avalon® ಸ್ಟ್ರೀಮಿಂಗ್ ಡೊಮೇನ್, Avalon ಮೆಮೊರಿ-ಮ್ಯಾಪ್ ಮಾಡಿದ ಡೊಮೇನ್, ಕೋರ್ PLL, TX PHY, TX ಕೋರ್ ಮತ್ತು SYSREF ಜನರೇಟರ್‌ಗೆ ಮರುಹೊಂದಿಸುವಿಕೆಯನ್ನು ನಿಭಾಯಿಸುತ್ತದೆ. ಅನುಕ್ರಮ 1 ಅನ್ನು ಮರುಹೊಂದಿಸಿ - RX PHY ಮತ್ತು RX ಕೋರ್‌ಗೆ ಮರುಹೊಂದಿಸುವಿಕೆಯನ್ನು ನಿಭಾಯಿಸುತ್ತದೆ.
ಸಿಸ್ಟಮ್ PLL	ಎಫ್-ಟೈಲ್ ಹಾರ್ಡ್ IP ಮತ್ತು EMIB ಕ್ರಾಸಿಂಗ್‌ಗಾಗಿ ಪ್ರಾಥಮಿಕ ಗಡಿಯಾರ ಮೂಲ.
ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್	ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್ PRBS ಅಥವಾ r ಅನ್ನು ಉತ್ಪಾದಿಸುತ್ತದೆamp ಮಾದರಿ.
ಪ್ಯಾಟರ್ನ್ ಪರೀಕ್ಷಕ	ಪ್ಯಾಟರ್ನ್ ಪರೀಕ್ಷಕವು PRBS ಅಥವಾ r ಅನ್ನು ಪರಿಶೀಲಿಸುತ್ತದೆamp ಪ್ಯಾಟರ್ನ್ ಅನ್ನು ಸ್ವೀಕರಿಸಲಾಗಿದೆ ಮತ್ತು ಡೇಟಾ s ನ ಅಸಾಮರಸ್ಯವನ್ನು ಕಂಡುಕೊಂಡಾಗ ದೋಷವನ್ನು ಫ್ಲ್ಯಾಗ್ ಮಾಡುತ್ತದೆampಲೆ.

ಸಾಫ್ಟ್ವೇರ್ ಅವಶ್ಯಕತೆಗಳು

ವಿನ್ಯಾಸವನ್ನು ಪರೀಕ್ಷಿಸಲು ಇಂಟೆಲ್ ಕೆಳಗಿನ ಸಾಫ್ಟ್‌ವೇರ್ ಅನ್ನು ಬಳಸುತ್ತದೆampಲಿನಕ್ಸ್ ವ್ಯವಸ್ಥೆಯಲ್ಲಿ les:

• ಇಂಟೆಲ್ ಕ್ವಾರ್ಟಸ್ ಪ್ರೈಮ್ ಪ್ರೊ ಆವೃತ್ತಿ ಸಾಫ್ಟ್‌ವೇರ್
• Questa*/ModelSim* ಅಥವಾ VCS*/VCS MX ಸಿಮ್ಯುಲೇಟರ್

ವಿನ್ಯಾಸವನ್ನು ರಚಿಸುವುದು

ವಿನ್ಯಾಸವನ್ನು ರಚಿಸಲು ಮಾಜಿampIP ಪ್ಯಾರಾಮೀಟರ್ ಸಂಪಾದಕದಿಂದ le:

1. ಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್ ಎಫ್-ಟೈಲ್ ಸಾಧನ ಕುಟುಂಬವನ್ನು ಗುರಿಯಾಗಿಸಿಕೊಂಡು ಯೋಜನೆಯನ್ನು ರಚಿಸಿ ಮತ್ತು ಬಯಸಿದ ಸಾಧನವನ್ನು ಆಯ್ಕೆಮಾಡಿ.
2. IP ಕ್ಯಾಟಲಾಗ್‌ನಲ್ಲಿ, ಪರಿಕರಗಳು ➤ IP ಕ್ಯಾಟಲಾಗ್, F-Tile JESD204C Intel FPGA IP ಆಯ್ಕೆಮಾಡಿ.
3. ನಿಮ್ಮ ಕಸ್ಟಮ್ ಐಪಿ ಬದಲಾವಣೆಗಾಗಿ ಉನ್ನತ ಮಟ್ಟದ ಹೆಸರು ಮತ್ತು ಫೋಲ್ಡರ್ ಅನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸಿ. ಸರಿ ಕ್ಲಿಕ್ ಮಾಡಿ. ಪ್ಯಾರಾಮೀಟರ್ ಎಡಿಟರ್ ಉನ್ನತ ಮಟ್ಟದ .ip ಅನ್ನು ಸೇರಿಸುತ್ತದೆ file ಪ್ರಸ್ತುತ ಯೋಜನೆಗೆ ಸ್ವಯಂಚಾಲಿತವಾಗಿ. .ip ಅನ್ನು ಹಸ್ತಚಾಲಿತವಾಗಿ ಸೇರಿಸಲು ನಿಮ್ಮನ್ನು ಕೇಳಿದರೆ file ಯೋಜನೆಗೆ, ಪ್ರಾಜೆಕ್ಟ್ ➤ ಸೇರಿಸು/ತೆಗೆದುಹಾಕು ಕ್ಲಿಕ್ ಮಾಡಿ Fileಸೇರಿಸಲು ಯೋಜನೆಯಲ್ಲಿ ರು file.
4. ಮಾಜಿ ಅಡಿಯಲ್ಲಿample ವಿನ್ಯಾಸ ಟ್ಯಾಬ್, ವಿನ್ಯಾಸವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸಿ ಮಾಜಿampವಿನ್ಯಾಸ ಎಕ್ಸ್ನಲ್ಲಿ ವಿವರಿಸಿದಂತೆ le ನಿಯತಾಂಕಗಳುample ನಿಯತಾಂಕಗಳು.
5. Ex ಅನ್ನು ರಚಿಸಿ ಕ್ಲಿಕ್ ಮಾಡಿample ವಿನ್ಯಾಸ.

ಸಾಫ್ಟ್ವೇರ್ ಎಲ್ಲಾ ವಿನ್ಯಾಸವನ್ನು ಉತ್ಪಾದಿಸುತ್ತದೆ fileಉಪ ಡೈರೆಕ್ಟರಿಗಳಲ್ಲಿ ರು. ಇವು fileಸಿಮ್ಯುಲೇಶನ್ ಮತ್ತು ಸಂಕಲನವನ್ನು ಚಲಾಯಿಸಲು s ಅಗತ್ಯವಿದೆ.

ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ನಿಯತಾಂಕಗಳು
F-Tile JESD204C Intel FPGA IP ಪ್ಯಾರಾಮೀಟರ್ ಎಡಿಟರ್ ಎಕ್ಸ್ ಅನ್ನು ಒಳಗೊಂಡಿದೆampವಿನ್ಯಾಸವನ್ನು ರಚಿಸುವ ಮೊದಲು ಕೆಲವು ನಿಯತಾಂಕಗಳನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸಲು ವಿನ್ಯಾಸ ಟ್ಯಾಬ್ampಲೆ.

ಕೋಷ್ಟಕ 6. Ex ನಲ್ಲಿ ನಿಯತಾಂಕಗಳುample ವಿನ್ಯಾಸ ಟ್ಯಾಬ್

ಪ್ಯಾರಾಮೀಟರ್	ಆಯ್ಕೆಗಳು	ವಿವರಣೆ
ವಿನ್ಯಾಸವನ್ನು ಆಯ್ಕೆಮಾಡಿ	ಸಿಸ್ಟಮ್ ಕನ್ಸೋಲ್ ನಿಯಂತ್ರಣ ಯಾವುದೂ ಇಲ್ಲ	ವಿನ್ಯಾಸವನ್ನು ಪ್ರವೇಶಿಸಲು ಸಿಸ್ಟಮ್ ಕನ್ಸೋಲ್ ನಿಯಂತ್ರಣವನ್ನು ಆಯ್ಕೆಮಾಡಿampಸಿಸ್ಟಮ್ ಕನ್ಸೋಲ್ ಮೂಲಕ le ಡೇಟಾ ಮಾರ್ಗ.
ಸಿಮ್ಯುಲೇಶನ್	ಆನ್, ಆಫ್	ಅಗತ್ಯವನ್ನು ಉತ್ಪಾದಿಸಲು IP ಗಾಗಿ ಆನ್ ಮಾಡಿ fileವಿನ್ಯಾಸವನ್ನು ಅನುಕರಿಸಲು ರುampಲೆ.
ಸಂಶ್ಲೇಷಣೆ	ಆನ್, ಆಫ್	ಅಗತ್ಯವನ್ನು ಉತ್ಪಾದಿಸಲು IP ಗಾಗಿ ಆನ್ ಮಾಡಿ fileಇಂಟೆಲ್ ಕ್ವಾರ್ಟಸ್ ಪ್ರಧಾನ ಸಂಕಲನ ಮತ್ತು ಯಂತ್ರಾಂಶ ಪ್ರದರ್ಶನಕ್ಕಾಗಿ ರು.
HDL ಸ್ವರೂಪ (ಅನುಕರಣೆಗಾಗಿ)	ವೆರಿಲೋಗ್ VDHL	RTL ನ HDL ಸ್ವರೂಪವನ್ನು ಆಯ್ಕೆಮಾಡಿ fileಸಿಮ್ಯುಲೇಶನ್‌ಗಾಗಿ ರು.
HDL ಸ್ವರೂಪ (ಸಂಶ್ಲೇಷಣೆಗಾಗಿ)	ವೆರಿಲೋಗ್ ಮಾತ್ರ	RTL ನ HDL ಸ್ವರೂಪವನ್ನು ಆಯ್ಕೆಮಾಡಿ fileಸಂಶ್ಲೇಷಣೆಗಾಗಿ ರು.

ಪ್ಯಾರಾಮೀಟರ್	ಆಯ್ಕೆಗಳು	ವಿವರಣೆ
3-ವೈರ್ SPI ಮಾಡ್ಯೂಲ್ ಅನ್ನು ರಚಿಸಿ	ಆನ್, ಆಫ್	3-ವೈರ್ ಬದಲಿಗೆ 4-ವೈರ್ SPI ಇಂಟರ್ಫೇಸ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಲು ಆನ್ ಮಾಡಿ.
Sysref ಮೋಡ್	ಓಂದು ಏಟು ಆವರ್ತಕ ಗ್ಯಾಪ್ಡ್ ಆವರ್ತಕ	ನಿಮ್ಮ ವಿನ್ಯಾಸದ ಅವಶ್ಯಕತೆಗಳು ಮತ್ತು ಸಮಯದ ನಮ್ಯತೆಯ ಆಧಾರದ ಮೇಲೆ SYSREF ಜೋಡಣೆಯು ಒಂದು-ಶಾಟ್ ಪಲ್ಸ್ ಮೋಡ್, ಆವರ್ತಕ ಅಥವಾ ಅಂತರದ ಆವರ್ತಕವಾಗಬೇಕೆಂದು ನೀವು ಬಯಸುತ್ತೀರಾ ಎಂಬುದನ್ನು ಆಯ್ಕೆಮಾಡಿ. ಒಂದು-ಶಾಟ್-SYSREF ಅನ್ನು ಒಂದು-ಶಾಟ್ ಪಲ್ಸ್ ಮೋಡ್ ಆಗಿ ಸಕ್ರಿಯಗೊಳಿಸಲು ಈ ಆಯ್ಕೆಯನ್ನು ಆರಿಸಿ. sysref_ctrl[17] ನೊಂದಣಿ ಬಿಟ್‌ನ ಮೌಲ್ಯವು 0 ಆಗಿದೆ. F-Tile JESD204C IP ಮರುಹೊಂದಿಸಿದ ನಂತರ, sysref_ctrl[17] ರಿಜಿಸ್ಟರ್‌ನ ಮೌಲ್ಯವನ್ನು 0 ರಿಂದ 1 ಕ್ಕೆ, ನಂತರ 0 ಗೆ, ಒಂದು-ಶಾಟ್ SYSREF ಪಲ್ಸ್‌ಗಾಗಿ ಬದಲಾಯಿಸಿ. ಆವರ್ತಕ-ಆವರ್ತಕ ಕ್ರಮದಲ್ಲಿ SYSREF 50:50 ಕರ್ತವ್ಯ ಚಕ್ರವನ್ನು ಹೊಂದಿದೆ. SYSREF ಅವಧಿ E*SYSREF_MULP ಆಗಿದೆ. ಗ್ಯಾಪ್ಡ್ ಆವರ್ತಕ-SYSREF 1 ಲಿಂಕ್ ಕ್ಲಾಕ್ ಸೈಕಲ್‌ನ ಗ್ರ್ಯಾನ್ಯುಲಾರಿಟಿಯ ಪ್ರೋಗ್ರಾಮೆಬಲ್ ಡ್ಯೂಟಿ ಸೈಕಲ್ ಅನ್ನು ಹೊಂದಿದೆ. SYSREF ಅವಧಿ E*SYSREF_MULP ಆಗಿದೆ. ವ್ಯಾಪ್ತಿಯ ಹೊರಗಿರುವ ಕರ್ತವ್ಯ ಸೈಕಲ್ ಸೆಟ್ಟಿಂಗ್‌ಗಾಗಿ, SYSREF ಪೀಳಿಗೆಯ ಬ್ಲಾಕ್ ಸ್ವಯಂಚಾಲಿತವಾಗಿ 50:50 ಡ್ಯೂಟಿ ಸೈಕಲ್ ಅನ್ನು ಊಹಿಸಬೇಕು. ಗೆ ಉಲ್ಲೇಖಿಸಿ SYSREF ಜನರೇಟರ್ SYSREF ಕುರಿತು ಹೆಚ್ಚಿನ ಮಾಹಿತಿಗಾಗಿ ವಿಭಾಗ ಅವಧಿ.
ಬೋರ್ಡ್ ಆಯ್ಕೆಮಾಡಿ	ಯಾವುದೂ ಇಲ್ಲ	ವಿನ್ಯಾಸ ಮಾಜಿಗಾಗಿ ಬೋರ್ಡ್ ಆಯ್ಕೆಮಾಡಿampಲೆ. ಯಾವುದೂ ಇಲ್ಲ-ಈ ಆಯ್ಕೆಯು ವಿನ್ಯಾಸದ ಮಾಜಿ ಯಂತ್ರಾಂಶ ಅಂಶಗಳನ್ನು ಹೊರತುಪಡಿಸುತ್ತದೆampಲೆ. ಎಲ್ಲಾ ಪಿನ್ ಕಾರ್ಯಯೋಜನೆಗಳನ್ನು ವರ್ಚುವಲ್ ಪಿನ್‌ಗಳಿಗೆ ಹೊಂದಿಸಲಾಗುವುದು.
ಪರೀಕ್ಷಾ ಮಾದರಿ	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್ ಮತ್ತು ಪರೀಕ್ಷಕ ಪರೀಕ್ಷಾ ಮಾದರಿಯನ್ನು ಆಯ್ಕೆಮಾಡಿ. ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್-JESD204C ಬೆಂಬಲ PRBS ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್ ಪ್ರತಿ ಡೇಟಾ sampಲೆ. ಇದರರ್ಥ ಡೇಟಾದ ಅಗಲವು N+CS ಆಯ್ಕೆಯಾಗಿದೆ. ಡೇಟಾ ಗಳನ್ನು ರಚಿಸಲು PRBS ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್ ಮತ್ತು ಪರೀಕ್ಷಕ ಉಪಯುಕ್ತವಾಗಿದೆampಪರೀಕ್ಷೆಗಾಗಿ ಪ್ರಚೋದನೆ ಮತ್ತು ಇದು ADC/DAC ಪರಿವರ್ತಕದಲ್ಲಿ PRBS ಪರೀಕ್ಷಾ ಮೋಡ್‌ಗೆ ಹೊಂದಿಕೆಯಾಗುವುದಿಲ್ಲ. Ramp ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್-JESD204C ಲಿಂಕ್ ಲೇಯರ್ ಸಾಮಾನ್ಯವಾಗಿ ಕಾರ್ಯನಿರ್ವಹಿಸುತ್ತದೆ ಆದರೆ ನಂತರದ ಸಾರಿಗೆಯನ್ನು ನಿಷ್ಕ್ರಿಯಗೊಳಿಸಲಾಗುತ್ತದೆ ಮತ್ತು ಫಾರ್ಮ್ಯಾಟರ್‌ನಿಂದ ಇನ್‌ಪುಟ್ ಅನ್ನು ನಿರ್ಲಕ್ಷಿಸಲಾಗುತ್ತದೆ. ಪ್ರತಿಯೊಂದು ಲೇನ್ ಒಂದೇ ರೀತಿಯ ಆಕ್ಟೆಟ್ ಸ್ಟ್ರೀಮ್ ಅನ್ನು ರವಾನಿಸುತ್ತದೆ ಅದು 0x00 ರಿಂದ 0xFF ವರೆಗೆ ಹೆಚ್ಚಾಗುತ್ತದೆ ಮತ್ತು ನಂತರ ಪುನರಾವರ್ತಿಸುತ್ತದೆ. ಆರ್amp prbs_test_ctl ಮೂಲಕ ಮಾದರಿ ಪರೀಕ್ಷೆಯನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಲಾಗಿದೆ. PRBS ಪ್ಯಾಟರ್ನ್ ಪರೀಕ್ಷಕ-JESD204C PRBS ಸ್ಕ್ರ್ಯಾಂಬ್ಲರ್ ಸ್ವಯಂ ಸಿಂಕ್ರೊನೈಸಿಂಗ್ ಆಗಿದೆ ಮತ್ತು IP ಕೋರ್ ಲಿಂಕ್ ಅನ್ನು ಡಿಕೋಡ್ ಮಾಡಲು ಸಾಧ್ಯವಾದಾಗ, ಸ್ಕ್ರಾಂಬ್ಲಿಂಗ್ ಸೀಡ್ ಅನ್ನು ಈಗಾಗಲೇ ಸಿಂಕ್ರೊನೈಸ್ ಮಾಡಲಾಗಿದೆ ಎಂದು ನಿರೀಕ್ಷಿಸಲಾಗಿದೆ. PRBS ಸ್ಕ್ರಾಂಬ್ಲಿಂಗ್ ಸೀಡ್ ಸ್ವಯಂ ಆರಂಭಿಸಲು 8 ಆಕ್ಟೆಟ್‌ಗಳನ್ನು ತೆಗೆದುಕೊಳ್ಳುತ್ತದೆ. Ramp ಪ್ಯಾಟರ್ನ್ ಪರೀಕ್ಷಕ-JESD204C ಸ್ಕ್ರ್ಯಾಂಬ್ಲಿಂಗ್ ಸ್ವಯಂ ಸಿಂಕ್ರೊನೈಸಿಂಗ್ ಆಗಿದೆ ಮತ್ತು IP ಕೋರ್ ಲಿಂಕ್ ಅನ್ನು ಡಿಕೋಡ್ ಮಾಡಲು ಸಾಧ್ಯವಾದಾಗ, ಸ್ಕ್ರಾಂಬ್ಲಿಂಗ್ ಸೀಡ್ ಅನ್ನು ಈಗಾಗಲೇ ಸಿಂಕ್ರೊನೈಸ್ ಮಾಡಲಾಗಿದೆ ಎಂದು ನಿರೀಕ್ಷಿಸಲಾಗಿದೆ. ಮೊದಲ ಮಾನ್ಯವಾದ ಆಕ್ಟೆಟ್ ಅನ್ನು r ಆಗಿ ಲೋಡ್ ಮಾಡಲಾಗಿದೆamp ಪ್ರಾಥಮಿಕ ಮೌಲ್ಯ. ನಂತರದ ಡೇಟಾವು 0xFF ವರೆಗೆ ಹೆಚ್ಚಾಗಬೇಕು ಮತ್ತು 0x00 ಗೆ ರೋಲ್ ಓವರ್ ಮಾಡಬೇಕು. ಆರ್amp ಪ್ಯಾಟರ್ನ್ ಪರೀಕ್ಷಕರು ಎಲ್ಲಾ ಲೇನ್‌ಗಳಲ್ಲಿ ಒಂದೇ ಮಾದರಿಯನ್ನು ಪರಿಶೀಲಿಸಬೇಕು.
ಆಂತರಿಕ ಸರಣಿ ಲೂಪ್‌ಬ್ಯಾಕ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ	ಆನ್, ಆಫ್	ಆಂತರಿಕ ಸರಣಿ ಲೂಪ್‌ಬ್ಯಾಕ್ ಆಯ್ಕೆಮಾಡಿ.
ಕಮಾಂಡ್ ಚಾನಲ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ	ಆನ್, ಆಫ್	ಕಮಾಂಡ್ ಚಾನಲ್ ಮಾದರಿಯನ್ನು ಆಯ್ಕೆಮಾಡಿ.

ಡೈರೆಕ್ಟರಿ ರಚನೆ
F-ಟೈಲ್ JESD204C ವಿನ್ಯಾಸ ಮಾಜಿample ಡೈರೆಕ್ಟರಿಗಳು ರಚಿತವಾಗಿವೆ fileವಿನ್ಯಾಸಕ್ಕೆ ರುampಕಡಿಮೆ

ಚಿತ್ರ 3. F-ಟೈಲ್ JESD204C ಗಾಗಿ ಡೈರೆಕ್ಟರಿ ರಚನೆ ಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್ ವಿನ್ಯಾಸ ಎಕ್ಸ್ample

ಕೋಷ್ಟಕ 7. ಡೈರೆಕ್ಟರಿ Files

ಫೋಲ್ಡರ್‌ಗಳು	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
ಸಿಮ್ಯುಲೇಶನ್/ಮಾರ್ಗದರ್ಶಿ	modelsim_sim.tcl tb_top_waveform.do
ಸಿಮ್ಯುಲೇಶನ್/ಸಾರಾಂಶಗಳು	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

ವಿನ್ಯಾಸ ಎಕ್ಸ್ ಅನ್ನು ಅನುಕರಿಸುವುದುampಲೆ ಟೆಸ್ಟ್ಬೆಂಚ್

ವಿನ್ಯಾಸ ಮಾಜಿample testbench ನಿಮ್ಮ ರಚಿತ ವಿನ್ಯಾಸವನ್ನು ಅನುಕರಿಸುತ್ತದೆ.

ಚಿತ್ರ 4. ಕಾರ್ಯವಿಧಾನ

ವಿನ್ಯಾಸವನ್ನು ಅನುಕರಿಸಲು, ಈ ಕೆಳಗಿನ ಹಂತಗಳನ್ನು ನಿರ್ವಹಿಸಿ:

1. ಕೆಲಸದ ಡೈರೆಕ್ಟರಿಯನ್ನು ಬದಲಾಯಿಸಿample_design_directory>/simulation/ .
2. ಆಜ್ಞಾ ಸಾಲಿನಲ್ಲಿ, ಸಿಮ್ಯುಲೇಶನ್ ಸ್ಕ್ರಿಪ್ಟ್ ಅನ್ನು ರನ್ ಮಾಡಿ. ಕೆಳಗಿನ ಕೋಷ್ಟಕವು ಬೆಂಬಲಿತ ಸಿಮ್ಯುಲೇಟರ್‌ಗಳನ್ನು ಚಲಾಯಿಸಲು ಆಜ್ಞೆಗಳನ್ನು ತೋರಿಸುತ್ತದೆ.

ಸಿಮ್ಯುಲೇಟರ್	ಆಜ್ಞೆ
ಕ್ವೆಸ್ಟಾ/ಮಾಡೆಲ್ ಸಿಮ್	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUI ಇಲ್ಲದೆ)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

ಓಟ ಯಶಸ್ವಿಯಾಗಿದೆಯೇ ಅಥವಾ ಇಲ್ಲವೇ ಎಂಬುದನ್ನು ಸೂಚಿಸುವ ಸಂದೇಶಗಳೊಂದಿಗೆ ಸಿಮ್ಯುಲೇಶನ್ ಕೊನೆಗೊಳ್ಳುತ್ತದೆ.

ಚಿತ್ರ 5. ಯಶಸ್ವಿ ಸಿಮ್ಯುಲೇಶನ್
VCS ಸಿಮ್ಯುಲೇಟರ್‌ಗಾಗಿ ಯಶಸ್ವಿ ಸಿಮ್ಯುಲೇಶನ್ ಸಂದೇಶವನ್ನು ಈ ಅಂಕಿ ತೋರಿಸುತ್ತದೆ.

ವಿನ್ಯಾಸವನ್ನು ಕಂಪೈಲ್ ಮಾಡುವುದು ಎಕ್ಸ್ample

ಸಂಕಲನವನ್ನು ಕಂಪೈಲ್ ಮಾಡಲು-ಮಾತ್ರ ಮಾಜಿampಯೋಜನೆಯಲ್ಲಿ, ಈ ಹಂತಗಳನ್ನು ಅನುಸರಿಸಿ:

1. ಸಂಕಲನ ವಿನ್ಯಾಸವನ್ನು ಖಚಿತಪಡಿಸಿಕೊಳ್ಳಿ exampಲೆ ಪೀಳಿಗೆಯು ಪೂರ್ಣಗೊಂಡಿದೆ.
2. Intel Quartus Prime Pro Edition ಸಾಫ್ಟ್‌ವೇರ್‌ನಲ್ಲಿ, Intel Quartus Prime Pro ಆವೃತ್ತಿಯ ಯೋಜನೆಯನ್ನು ತೆರೆಯಿರಿample_ design_ ಡೈರೆಕ್ಟರಿ>/ed/ಕ್ವಾರ್ಟಸ್.
3. ಸಂಸ್ಕರಣೆ ಮೆನುವಿನಲ್ಲಿ, ಸಂಕಲನವನ್ನು ಪ್ರಾರಂಭಿಸಿ ಕ್ಲಿಕ್ ಮಾಡಿ.

ಎಫ್-ಟೈಲ್ JESD204C ವಿನ್ಯಾಸ ಎಕ್ಸ್‌ಗಾಗಿ ವಿವರವಾದ ವಿವರಣೆample

F-ಟೈಲ್ JESD204C ವಿನ್ಯಾಸ ಮಾಜಿampಲೂಪ್‌ಬ್ಯಾಕ್ ಮೋಡ್ ಅನ್ನು ಬಳಸಿಕೊಂಡು ಡೇಟಾ ಸ್ಟ್ರೀಮಿಂಗ್ ಕಾರ್ಯವನ್ನು le ಪ್ರದರ್ಶಿಸುತ್ತದೆ.
ನಿಮ್ಮ ಆಯ್ಕೆಯ ನಿಯತಾಂಕಗಳ ಸೆಟ್ಟಿಂಗ್‌ಗಳನ್ನು ನೀವು ನಿರ್ದಿಷ್ಟಪಡಿಸಬಹುದು ಮತ್ತು ವಿನ್ಯಾಸವನ್ನು ರಚಿಸಬಹುದುampಲೆ.
ವಿನ್ಯಾಸ ಮಾಜಿample ಬೇಸ್ ಮತ್ತು PHY ಎರಡಕ್ಕೂ ಡ್ಯುಪ್ಲೆಕ್ಸ್ ಮೋಡ್‌ನಲ್ಲಿ ಮಾತ್ರ ಲಭ್ಯವಿದೆ. ನೀವು ಬೇಸ್ ಮಾತ್ರ ಅಥವಾ PHY ಮಾತ್ರ ರೂಪಾಂತರವನ್ನು ಆಯ್ಕೆ ಮಾಡಬಹುದು ಆದರೆ IP ವಿನ್ಯಾಸವನ್ನು ರಚಿಸುತ್ತದೆampಬೇಸ್ ಮತ್ತು PHY ಎರಡಕ್ಕೂ le.

ಗಮನಿಸಿ:  ಕೆಲವು ಹೆಚ್ಚಿನ ಡೇಟಾ ದರದ ಕಾನ್ಫಿಗರೇಶನ್‌ಗಳು ಸಮಯವನ್ನು ವಿಫಲಗೊಳಿಸಬಹುದು. ಸಮಯದ ವೈಫಲ್ಯವನ್ನು ತಪ್ಪಿಸಲು, F-Tile JESD204C Intel FPGA IP ಪ್ಯಾರಾಮೀಟರ್ ಎಡಿಟರ್‌ನ ಕಾನ್ಫಿಗರೇಶನ್‌ಗಳ ಟ್ಯಾಬ್‌ನಲ್ಲಿ ಕಡಿಮೆ ಫ್ರೇಮ್ ಗಡಿಯಾರ ಆವರ್ತನ ಗುಣಕ (FCLK_MULP) ಮೌಲ್ಯವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುವುದನ್ನು ಪರಿಗಣಿಸಿ.

ಸಿಸ್ಟಮ್ ಘಟಕಗಳು

F-ಟೈಲ್ JESD204C ವಿನ್ಯಾಸ ಮಾಜಿampಸಿಸ್ಟಮ್ ಕನ್ಸೋಲ್ ಬೆಂಬಲದೊಂದಿಗೆ ಅಥವಾ ಇಲ್ಲದೆ ಹಾರ್ಡ್ ಕಂಟ್ರೋಲ್ ಯುನಿಟ್ ಅನ್ನು ಬಳಸುವ ಸಾಫ್ಟ್‌ವೇರ್-ಆಧಾರಿತ ನಿಯಂತ್ರಣ ಹರಿವನ್ನು le ಒದಗಿಸುತ್ತದೆ.

ವಿನ್ಯಾಸ ಮಾಜಿample ಆಂತರಿಕ ಮತ್ತು ಬಾಹ್ಯ ಲೂಪ್‌ಬ್ಯಾಕ್ ಮೋಡ್‌ಗಳಲ್ಲಿ ಸ್ವಯಂ ಲಿಂಕ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸುತ್ತದೆ.

JTAG ಅವಲಾನ್ ಮಾಸ್ಟರ್ ಸೇತುವೆಗೆ
ಜೆTAG Avalon Master Bridge ಗೆ ಮೆಮೊರಿ-ಮ್ಯಾಪ್ ಮಾಡಿದ F-Tile JESD204C IP ಮತ್ತು ಪೆರಿಫೆರಲ್ IP ನಿಯಂತ್ರಣ ಮತ್ತು ಸ್ಟೇಟಸ್ ರೆಜಿಸ್ಟರ್‌ಗಳನ್ನು J ಮೂಲಕ ಪ್ರವೇಶಿಸಲು ಹೋಸ್ಟ್ ಸಿಸ್ಟಮ್ ನಡುವೆ ಸಂಪರ್ಕವನ್ನು ಒದಗಿಸುತ್ತದೆ.TAG ಇಂಟರ್ಫೇಸ್.

ಚಿತ್ರ 6. ಜೆ ಹೊಂದಿರುವ ವ್ಯವಸ್ಥೆTAG ಅವಲಾನ್ ಮಾಸ್ಟರ್ ಬ್ರಿಡ್ಜ್ ಕೋರ್ ಗೆ

ಗಮನಿಸಿ:  ಸಿಸ್ಟಂ ಗಡಿಯಾರವು J ಗಿಂತ ಕನಿಷ್ಠ 2X ವೇಗವಾಗಿರಬೇಕುTAG ಗಡಿಯಾರ. ಈ ವಿನ್ಯಾಸದಲ್ಲಿ ಸಿಸ್ಟಂ ಗಡಿಯಾರ mgmt_clk (100MHz) ಆಗಿದೆampಲೆ.

ಸಮಾನಾಂತರ I/O (PIO) ಕೋರ್
Avalon ಇಂಟರ್‌ಫೇಸ್‌ನೊಂದಿಗೆ ಸಮಾನಾಂತರ ಇನ್‌ಪುಟ್/ಔಟ್‌ಪುಟ್ (PIO) ಕೋರ್ Avalon ಮೆಮೊರಿ-ಮ್ಯಾಪ್ ಮಾಡಿದ ಸ್ಲೇವ್ ಪೋರ್ಟ್ ಮತ್ತು ಸಾಮಾನ್ಯ ಉದ್ದೇಶದ I/O ಪೋರ್ಟ್‌ಗಳ ನಡುವೆ ಮೆಮೊರಿ-ಮ್ಯಾಪ್ ಮಾಡಿದ ಇಂಟರ್ಫೇಸ್ ಅನ್ನು ಒದಗಿಸುತ್ತದೆ. I/O ಪೋರ್ಟ್‌ಗಳು ಆನ್-ಚಿಪ್ ಬಳಕೆದಾರ ತರ್ಕಕ್ಕೆ ಅಥವಾ FPGA ಗೆ ಬಾಹ್ಯ ಸಾಧನಗಳಿಗೆ ಸಂಪರ್ಕಪಡಿಸುವ I/O ಪಿನ್‌ಗಳಿಗೆ ಸಂಪರ್ಕಗೊಳ್ಳುತ್ತವೆ.

ಚಿತ್ರ 7. ಇನ್‌ಪುಟ್ ಪೋರ್ಟ್‌ಗಳು, ಔಟ್‌ಪುಟ್ ಪೋರ್ಟ್‌ಗಳು ಮತ್ತು IRQ ಬೆಂಬಲದೊಂದಿಗೆ PIO ಕೋರ್
ಪೂರ್ವನಿಯೋಜಿತವಾಗಿ, ಪ್ಲಾಟ್‌ಫಾರ್ಮ್ ಡಿಸೈನರ್ ಘಟಕವು ಇಂಟರಪ್ಟ್ ಸರ್ವೀಸ್ ಲೈನ್ (IRQ) ಅನ್ನು ನಿಷ್ಕ್ರಿಯಗೊಳಿಸುತ್ತದೆ.

PIO I/O ಪೋರ್ಟ್‌ಗಳನ್ನು ಉನ್ನತ ಮಟ್ಟದ HDL ನಲ್ಲಿ ನಿಯೋಜಿಸಲಾಗಿದೆ file (ಇನ್‌ಪುಟ್ ಪೋರ್ಟ್‌ಗಳಿಗಾಗಿ io_ ಸ್ಥಿತಿ, ಔಟ್‌ಪುಟ್ ಪೋರ್ಟ್‌ಗಳಿಗಾಗಿ io_ ನಿಯಂತ್ರಣ).

ಡೆವಲಪ್‌ಮೆಂಟ್ ಕಿಟ್‌ನಲ್ಲಿ ಡಿಐಪಿ ಸ್ವಿಚ್ ಮತ್ತು ಎಲ್‌ಇಡಿಗೆ ಸ್ಥಿತಿ ಮತ್ತು ನಿಯಂತ್ರಣ I/O ಪೋರ್ಟ್‌ಗಳಿಗೆ ಸಿಗ್ನಲ್ ಸಂಪರ್ಕವನ್ನು ಕೆಳಗಿನ ಕೋಷ್ಟಕವು ವಿವರಿಸುತ್ತದೆ.

ಕೋಷ್ಟಕ 8. PIO ಕೋರ್ I/O ಪೋರ್ಟ್‌ಗಳು

ಬಂದರು	ಬಿಟ್	ಸಿಗ್ನಲ್
ಔಟ್_ಪೋರ್ಟ್	0	USER_LED SPI ಪ್ರೋಗ್ರಾಮಿಂಗ್ ಮುಗಿದಿದೆ
	31:1	ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ
ಇನ್_ಪೋರ್ಟ್	0	USER_DIP ಆಂತರಿಕ ಸರಣಿ ಲೂಪ್‌ಬ್ಯಾಕ್ ಆಫ್ = 1 ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸುತ್ತದೆ ಆನ್ = 0
	1	USER_DIP FPGA-ರಚಿತ SYSREF ಆಫ್ = 1 ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸುತ್ತದೆ ಆನ್ = 0
	31:2	ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ.

ಎಸ್ಪಿಐ ಮಾಸ್ಟರ್
SPI ಮಾಸ್ಟರ್ ಮಾಡ್ಯೂಲ್ IP ಕ್ಯಾಟಲಾಗ್ ಸ್ಟ್ಯಾಂಡರ್ಡ್ ಲೈಬ್ರರಿಯಲ್ಲಿ ಸ್ಟ್ಯಾಂಡರ್ಡ್ ಪ್ಲಾಟ್‌ಫಾರ್ಮ್ ಡಿಸೈನರ್ ಘಟಕವಾಗಿದೆ. ಬಾಹ್ಯ ಪರಿವರ್ತಕಗಳ ಸಂರಚನೆಯನ್ನು ಸುಲಭಗೊಳಿಸಲು ಈ ಮಾಡ್ಯೂಲ್ SPI ಪ್ರೋಟೋಕಾಲ್ ಅನ್ನು ಬಳಸುತ್ತದೆ (ಉದಾ.ample, ADC, DAC, ಮತ್ತು ಬಾಹ್ಯ ಗಡಿಯಾರ ಜನರೇಟರ್‌ಗಳು) ಈ ಸಾಧನಗಳ ಒಳಗೆ ರಚನಾತ್ಮಕ ರಿಜಿಸ್ಟರ್ ಸ್ಪೇಸ್ ಮೂಲಕ.

SPI ಮಾಸ್ಟರ್ ಅವಲಾನ್ ಮೆಮೊರಿ-ಮ್ಯಾಪ್ ಮಾಡಿದ ಇಂಟರ್ಫೇಸ್ ಅನ್ನು ಹೊಂದಿದ್ದು ಅದು ಅವಲಾನ್ ಮಾಸ್ಟರ್‌ಗೆ ಸಂಪರ್ಕಿಸುತ್ತದೆ (ಜೆTAG ಅವಲಾನ್ ಮಾಸ್ಟರ್ ಬ್ರಿಡ್ಜ್ ಗೆ) ಅವಲಾನ್ ಮೆಮೊರಿ-ಮ್ಯಾಪ್ ಮಾಡಿದ ಇಂಟರ್ ಕನೆಕ್ಟ್ ಮೂಲಕ. SPI ಮಾಸ್ಟರ್ ಅವಲಾನ್ ಮಾಸ್ಟರ್‌ನಿಂದ ಕಾನ್ಫಿಗರೇಶನ್ ಸೂಚನೆಗಳನ್ನು ಸ್ವೀಕರಿಸುತ್ತಾರೆ.

SPI ಮಾಸ್ಟರ್ ಮಾಡ್ಯೂಲ್ 32 ಸ್ವತಂತ್ರ SPI ಗುಲಾಮರನ್ನು ನಿಯಂತ್ರಿಸುತ್ತದೆ. SCLK ಬಾಡ್ ದರವನ್ನು 20 MHz ಗೆ ಕಾನ್ಫಿಗರ್ ಮಾಡಲಾಗಿದೆ (5 ರಿಂದ ಭಾಗಿಸಬಹುದು).
ಈ ಮಾಡ್ಯೂಲ್ ಅನ್ನು 4-ವೈರ್, 24-ಬಿಟ್ ಅಗಲ ಇಂಟರ್ಫೇಸ್‌ಗೆ ಕಾನ್ಫಿಗರ್ ಮಾಡಲಾಗಿದೆ. 3-ವೈರ್ SPI ಮಾಡ್ಯೂಲ್ ಅನ್ನು ರಚಿಸಿ ಆಯ್ಕೆಯನ್ನು ಆರಿಸಿದರೆ, SPI ಮಾಸ್ಟರ್‌ನ 4-ವೈರ್ ಔಟ್‌ಪುಟ್ ಅನ್ನು 3-ವೈರ್‌ಗೆ ಪರಿವರ್ತಿಸಲು ಹೆಚ್ಚುವರಿ ಮಾಡ್ಯೂಲ್ ಅನ್ನು ತತ್‌ಕ್ಷಣಗೊಳಿಸಲಾಗುತ್ತದೆ.

IOPLL
IOPLL ಫ್ರೇಮ್_clk ಮತ್ತು link_clk ಅನ್ನು ಉತ್ಪಾದಿಸಲು ಅಗತ್ಯವಿರುವ ಗಡಿಯಾರವನ್ನು ಉತ್ಪಾದಿಸುತ್ತದೆ. PLL ಗೆ ಉಲ್ಲೇಖ ಗಡಿಯಾರವನ್ನು ಕಾನ್ಫಿಗರ್ ಮಾಡಬಹುದಾಗಿದೆ ಆದರೆ ಡೇಟಾ ದರ/ಅಂಶ 33 ಗೆ ಸೀಮಿತವಾಗಿದೆ.

• ವಿನ್ಯಾಸಕ್ಕಾಗಿ ಮಾಜಿample ಇದು 24.33024 Gbps ಡೇಟಾ ದರವನ್ನು ಬೆಂಬಲಿಸುತ್ತದೆ, frame_clk ಮತ್ತು link_clk ಗಾಗಿ ಗಡಿಯಾರ ದರವು 368.64 MHz ಆಗಿದೆ.
• ವಿನ್ಯಾಸಕ್ಕಾಗಿ ಮಾಜಿample ಇದು 32 Gbps ಡೇಟಾ ದರವನ್ನು ಬೆಂಬಲಿಸುತ್ತದೆ, frame_clk ಮತ್ತು link_clk ಗಾಗಿ ಗಡಿಯಾರ ದರವು 484.848 MHz ಆಗಿದೆ.

SYSREF ಜನರೇಟರ್
SYSREF F-Tile JESD204C ಇಂಟರ್‌ಫೇಸ್‌ನೊಂದಿಗೆ ಡೇಟಾ ಪರಿವರ್ತಕಗಳಿಗೆ ನಿರ್ಣಾಯಕ ಸಮಯದ ಸಂಕೇತವಾಗಿದೆ.

ವಿನ್ಯಾಸದಲ್ಲಿ SYSREF ಜನರೇಟರ್ ಎಕ್ಸ್ample ಅನ್ನು ಡ್ಯುಪ್ಲೆಕ್ಸ್ JESD204C IP ಲಿಂಕ್ ಇನಿಶಿಯಲೈಸೇಶನ್ ಪ್ರದರ್ಶನ ಉದ್ದೇಶಕ್ಕಾಗಿ ಮಾತ್ರ ಬಳಸಲಾಗುತ್ತದೆ. JESD204C ಉಪವರ್ಗ 1 ಸಿಸ್ಟಮ್ ಮಟ್ಟದ ಅಪ್ಲಿಕೇಶನ್‌ನಲ್ಲಿ, ನೀವು ಸಾಧನ ಗಡಿಯಾರದ ಅದೇ ಮೂಲದಿಂದ SYSREF ಅನ್ನು ರಚಿಸಬೇಕು.

F-Tile JESD204C IP ಗಾಗಿ, SYSREF ಕಂಟ್ರೋಲ್ ರಿಜಿಸ್ಟರ್‌ನ SYSREF ಗುಣಕ (SYSREF_MULP) SYSREF ಅವಧಿಯನ್ನು ವ್ಯಾಖ್ಯಾನಿಸುತ್ತದೆ, ಇದು E ಪ್ಯಾರಾಮೀಟರ್‌ನ n-ಪೂರ್ಣಾಂಕ ಮಲ್ಟಿಪಲ್ ಆಗಿದೆ.

ನೀವು E*SYSREF_MULP ≤16 ಅನ್ನು ಖಚಿತಪಡಿಸಿಕೊಳ್ಳಬೇಕು. ಉದಾಹರಣೆಗೆample, E=1 ಆಗಿದ್ದರೆ, SYSREF_MULP ಗಾಗಿ ಕಾನೂನು ಸೆಟ್ಟಿಂಗ್ 1-16 ಒಳಗೆ ಇರಬೇಕು ಮತ್ತು E=3 ಆಗಿದ್ದರೆ, SYSREF_MULP ಗಾಗಿ ಕಾನೂನು ಸೆಟ್ಟಿಂಗ್ 1-5 ರೊಳಗೆ ಇರಬೇಕು.

ಗಮನಿಸಿ:  ನೀವು ವ್ಯಾಪ್ತಿಯಿಂದ ಹೊರಗಿರುವ SYSREF_MULP ಅನ್ನು ಹೊಂದಿಸಿದರೆ, SYSREF ಜನರೇಟರ್ ಸೆಟ್ಟಿಂಗ್ ಅನ್ನು SYSREF_MULP=1 ಗೆ ಸರಿಪಡಿಸುತ್ತದೆ.
ನೀವು SYSREF ಪ್ರಕಾರವು ಒಂದು-ಶಾಟ್ ಪಲ್ಸ್, ಆವರ್ತಕ ಅಥವಾ ಅಂತರದ ಆವರ್ತಕವನ್ನು Ex ಮೂಲಕ ಆಯ್ಕೆಮಾಡಬಹುದುampF-ಟೈಲ್ JESD204C Intel FPGA IP ಪ್ಯಾರಾಮೀಟರ್ ಸಂಪಾದಕದಲ್ಲಿ ವಿನ್ಯಾಸ ಟ್ಯಾಬ್.

ಕೋಷ್ಟಕ 9. Exampಲೆಸ್ ಆಫ್ ಪಿರಿಯಾಡಿಕ್ ಮತ್ತು ಗ್ಯಾಪ್ಡ್ ಪಿರಿಯಾಡಿಕ್ SYSREF ಕೌಂಟರ್

E	SYSREF_MULP	SYSREF ಅವಧಿ (ಇ*SYSREF_MULP* 32)	ಕರ್ತವ್ಯ ಸೈಕಲ್	ವಿವರಣೆ
1	1	32	1..31 (ಪ್ರೋಗ್ರಾಮೆಬಲ್)	ಗ್ಯಾಪ್ಡ್ ಆವರ್ತಕ
1	1	32	16 (ಸ್ಥಿರ)	ಆವರ್ತಕ
1	2	64	1..63 (ಪ್ರೋಗ್ರಾಮೆಬಲ್)	ಗ್ಯಾಪ್ಡ್ ಆವರ್ತಕ
1	2	64	32 (ಸ್ಥಿರ)	ಆವರ್ತಕ
1	16	512	1..511 (ಪ್ರೋಗ್ರಾಮೆಬಲ್)	ಗ್ಯಾಪ್ಡ್ ಆವರ್ತಕ
1	16	512	256 (ಸ್ಥಿರ)	ಆವರ್ತಕ
2	3	19	1..191 (ಪ್ರೋಗ್ರಾಮೆಬಲ್)	ಗ್ಯಾಪ್ಡ್ ಆವರ್ತಕ
2	3	192	96 (ಸ್ಥಿರ)	ಆವರ್ತಕ
2	8	512	1..511 (ಪ್ರೋಗ್ರಾಮೆಬಲ್)	ಗ್ಯಾಪ್ಡ್ ಆವರ್ತಕ
2	8	512	256 (ಸ್ಥಿರ)	ಆವರ್ತಕ
2	9 (ಅಕ್ರಮ)	64	32 (ಸ್ಥಿರ)	ಗ್ಯಾಪ್ಡ್ ಆವರ್ತಕ
2	9 (ಅಕ್ರಮ)	64	32 (ಸ್ಥಿರ)	ಆವರ್ತಕ

 

ಕೋಷ್ಟಕ 10. SYSREF ನಿಯಂತ್ರಣ ನೋಂದಣಿಗಳು
ನೀವು ಹಿಂದಿನ ವಿನ್ಯಾಸವನ್ನು ರಚಿಸಿದಾಗ ನೀವು ನಿರ್ದಿಷ್ಟಪಡಿಸಿದ ಸೆಟ್ಟಿಂಗ್‌ಗಿಂತ ರಿಜಿಸ್ಟರ್ ಸೆಟ್ಟಿಂಗ್ ವಿಭಿನ್ನವಾಗಿದ್ದರೆ ನೀವು SYSREF ನಿಯಂತ್ರಣ ರೆಜಿಸ್ಟರ್‌ಗಳನ್ನು ಕ್ರಿಯಾತ್ಮಕವಾಗಿ ಮರುಸಂರಚಿಸಬಹುದುampಲೆ. F-Tile JESD204C Intel FPGA IP ರೀಸೆಟ್ ಆಗುವ ಮೊದಲು SYSREF ರೆಜಿಸ್ಟರ್‌ಗಳನ್ನು ಕಾನ್ಫಿಗರ್ ಮಾಡಿ. ನೀವು ಬಾಹ್ಯ SYSREF ಜನರೇಟರ್ ಅನ್ನು ಆಯ್ಕೆ ಮಾಡಿದರೆ
sysref_ctrl[7] ರಿಜಿಸ್ಟರ್ ಬಿಟ್, ನೀವು SYSREF ಪ್ರಕಾರ, ಗುಣಕ, ಕರ್ತವ್ಯ ಚಕ್ರ ಮತ್ತು ಹಂತದ ಸೆಟ್ಟಿಂಗ್‌ಗಳನ್ನು ನಿರ್ಲಕ್ಷಿಸಬಹುದು.

ಬಿಟ್ಸ್	ಡೀಫಾಲ್ಟ್ ಮೌಲ್ಯ	ವಿವರಣೆ
sysref_ctrl[1:0]	2'b00: ಒಂದು-ಶಾಟ್ 2'b01: ಆವರ್ತಕ 2'b10: ಗ್ಯಾಪ್ಡ್ ಆವರ್ತಕ	SYSREF ಪ್ರಕಾರ. ಡೀಫಾಲ್ಟ್ ಮೌಲ್ಯವು SYSREF ಮೋಡ್ ಸೆಟ್ಟಿಂಗ್ ಅನ್ನು ಅವಲಂಬಿಸಿರುತ್ತದೆ Example ವಿನ್ಯಾಸ F-Tile JESD204C Intel FPGA IP ಪ್ಯಾರಾಮೀಟರ್ ಸಂಪಾದಕದಲ್ಲಿ ಟ್ಯಾಬ್.
sysref_ctrl[6:2]	5'b00001	SYSREF ಗುಣಕ. ಈ SYSREF_MULP ಕ್ಷೇತ್ರವು ಆವರ್ತಕ ಮತ್ತು ಅಂತರ-ಆವರ್ತಕ SYSREF ಪ್ರಕಾರಕ್ಕೆ ಅನ್ವಯಿಸುತ್ತದೆ. F-Tile JESD1C IP ಮರುಹೊಂದಿಸುವ ಮೊದಲು E*SYSREF_MULP ಮೌಲ್ಯವು 16 ರಿಂದ 204 ರ ನಡುವೆ ಇದೆ ಎಂದು ಖಚಿತಪಡಿಸಿಕೊಳ್ಳಲು ನೀವು ಗುಣಕ ಮೌಲ್ಯವನ್ನು ಕಾನ್ಫಿಗರ್ ಮಾಡಬೇಕು. E*SYSREF_MULP ಮೌಲ್ಯವು ಈ ವ್ಯಾಪ್ತಿಯಿಂದ ಹೊರಗಿದ್ದರೆ, ಗುಣಕ ಮೌಲ್ಯವು 5'b00001 ಗೆ ಡಿಫಾಲ್ಟ್ ಆಗುತ್ತದೆ.
sysref_ctrl[7]	ಡ್ಯುಪ್ಲೆಕ್ಸ್ ಡೇಟಾಪಾತ್: 1'b1 ಸಿಂಪ್ಲೆಕ್ಸ್ TX ಅಥವಾ RX ಡೇಟಾಪಾತ್: 1'b0	SYSREF ಆಯ್ಕೆ. ಡೀಫಾಲ್ಟ್ ಮೌಲ್ಯವು Ex ನಲ್ಲಿ ಡೇಟಾ ಪಥ ಸೆಟ್ಟಿಂಗ್ ಅನ್ನು ಅವಲಂಬಿಸಿರುತ್ತದೆampF-ಟೈಲ್ JESD204C Intel FPGA IP ಪ್ಯಾರಾಮೀಟರ್ ಸಂಪಾದಕದಲ್ಲಿ ವಿನ್ಯಾಸ ಟ್ಯಾಬ್. 0: ಸಿಂಪ್ಲೆಕ್ಸ್ TX ಅಥವಾ RX (ಬಾಹ್ಯ SYSREF) 1: ಡ್ಯುಪ್ಲೆಕ್ಸ್ (ಆಂತರಿಕ SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF ಪ್ರಕಾರವು ಆವರ್ತಕ ಅಥವಾ ಅಂತರದ ಆವರ್ತಕವಾಗಿದ್ದಾಗ SYSREF ಕರ್ತವ್ಯ ಚಕ್ರ. F-Tile JESD204C IP ರೀಸೆಟ್ ಆಗುವ ಮೊದಲು ನೀವು ಡ್ಯೂಟಿ ಸೈಕಲ್ ಅನ್ನು ಕಾನ್ಫಿಗರ್ ಮಾಡಬೇಕು. ಗರಿಷ್ಠ ಮೌಲ್ಯ = (E*SYSREF_MULP*32)-1 ಉದಾampಲೆ: 50% ಕರ್ತವ್ಯ ಚಕ್ರ = (E*SYSREF_MULP*32)/2 ನೀವು ಈ ರಿಜಿಸ್ಟರ್ ಕ್ಷೇತ್ರವನ್ನು ಕಾನ್ಫಿಗರ್ ಮಾಡದಿದ್ದರೆ ಅಥವಾ ನೀವು ರಿಜಿಸ್ಟರ್ ಕ್ಷೇತ್ರವನ್ನು 50 ಅಥವಾ ಅನುಮತಿಸಿದ ಗರಿಷ್ಠ ಮೌಲ್ಯಕ್ಕಿಂತ ಹೆಚ್ಚಿನದಕ್ಕೆ ಕಾನ್ಫಿಗರ್ ಮಾಡಿದರೆ ಡ್ಯೂಟಿ ಸೈಕಲ್ ಡಿಫಾಲ್ಟ್ 0%.
sysref_ctrl[17]	1'b0	SYSREF ಪ್ರಕಾರವು ಒಂದು-ಶಾಟ್ ಆಗಿರುವಾಗ ಹಸ್ತಚಾಲಿತ ನಿಯಂತ್ರಣ. SYSREF ಸಿಗ್ನಲ್ ಅನ್ನು ಹೆಚ್ಚು ಹೊಂದಿಸಲು 1 ಅನ್ನು ಬರೆಯಿರಿ. SYSREF ಸಿಗ್ನಲ್ ಅನ್ನು ಕಡಿಮೆ ಮಾಡಲು 0 ಅನ್ನು ಬರೆಯಿರಿ. ಒಂದು-ಶಾಟ್ ಮೋಡ್‌ನಲ್ಲಿ SYSREF ಪಲ್ಸ್ ಅನ್ನು ರಚಿಸಲು ನೀವು 1 ನಂತರ ಒಂದು 0 ಅನ್ನು ಬರೆಯಬೇಕು.
sysref_ctrl[31:18]	22'h0	ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ.

ಸೀಕ್ವೆನ್ಸರ್‌ಗಳನ್ನು ಮರುಹೊಂದಿಸಿ
ಈ ವಿನ್ಯಾಸ ಮಾಜಿample ಎರಡು ರೀಸೆಟ್ ಸೀಕ್ವೆನ್ಸರ್‌ಗಳನ್ನು ಒಳಗೊಂಡಿದೆ:

• ಅನುಕ್ರಮ 0 ಅನ್ನು ಮರುಹೊಂದಿಸಿ - TX/RX Avalon ಸ್ಟ್ರೀಮಿಂಗ್ ಡೊಮೇನ್, Avalon ಮೆಮೊರಿ-ಮ್ಯಾಪ್ ಮಾಡಿದ ಡೊಮೇನ್, ಕೋರ್ PLL, TX PHY, TX ಕೋರ್ ಮತ್ತು SYSREF ಜನರೇಟರ್‌ಗೆ ಮರುಹೊಂದಿಸುವಿಕೆಯನ್ನು ನಿಭಾಯಿಸುತ್ತದೆ.
• ಅನುಕ್ರಮ 1 ಅನ್ನು ಮರುಹೊಂದಿಸಿ - RX PHY ಮತ್ತು RX ಕೋರ್‌ಗೆ ಮರುಹೊಂದಿಸುವಿಕೆಯನ್ನು ನಿಭಾಯಿಸುತ್ತದೆ.

3-ವೈರ್ SPI
SPI ಇಂಟರ್ಫೇಸ್ ಅನ್ನು 3-ವೈರ್ ಆಗಿ ಪರಿವರ್ತಿಸಲು ಈ ಮಾಡ್ಯೂಲ್ ಐಚ್ಛಿಕವಾಗಿರುತ್ತದೆ.

ಸಿಸ್ಟಮ್ PLL
F-ಟೈಲ್ ಮೂರು ಆನ್-ಬೋರ್ಡ್ ಸಿಸ್ಟಮ್ PLL ಗಳನ್ನು ಹೊಂದಿದೆ. ಈ ಸಿಸ್ಟಮ್ PLL ಗಳು ಹಾರ್ಡ್ IP (MAC, PCS, ಮತ್ತು FEC) ಮತ್ತು EMIB ಕ್ರಾಸಿಂಗ್‌ಗೆ ಪ್ರಾಥಮಿಕ ಗಡಿಯಾರ ಮೂಲವಾಗಿದೆ. ಇದರರ್ಥ, ನೀವು ಸಿಸ್ಟಮ್ PLL ಕ್ಲಾಕಿಂಗ್ ಮೋಡ್ ಅನ್ನು ಬಳಸುವಾಗ, ಬ್ಲಾಕ್ಗಳನ್ನು PMA ಗಡಿಯಾರದಿಂದ ಗಡಿಯಾರ ಮಾಡಲಾಗುವುದಿಲ್ಲ ಮತ್ತು FPGA ಕೋರ್ನಿಂದ ಬರುವ ಗಡಿಯಾರವನ್ನು ಅವಲಂಬಿಸಿರುವುದಿಲ್ಲ. ಪ್ರತಿಯೊಂದು ಸಿಸ್ಟಮ್ PLL ಒಂದು ಆವರ್ತನ ಇಂಟರ್ಫೇಸ್ನೊಂದಿಗೆ ಸಂಬಂಧಿಸಿದ ಗಡಿಯಾರವನ್ನು ಮಾತ್ರ ಉತ್ಪಾದಿಸುತ್ತದೆ. ಉದಾಹರಣೆಗೆampಉದಾಹರಣೆಗೆ, 1 GHz ನಲ್ಲಿ ಒಂದು ಇಂಟರ್ಫೇಸ್ ಮತ್ತು 500 MHz ನಲ್ಲಿ ಒಂದು ಇಂಟರ್ಫೇಸ್ ಅನ್ನು ಚಲಾಯಿಸಲು ನಿಮಗೆ ಎರಡು ಸಿಸ್ಟಮ್ PLL ಗಳ ಅಗತ್ಯವಿದೆ. PLL ಸಿಸ್ಟಮ್ ಅನ್ನು ಬಳಸುವುದರಿಂದ ಪಕ್ಕದ ಲೇನ್ ಮೇಲೆ ಪರಿಣಾಮ ಬೀರುವ ಲೇನ್ ಗಡಿಯಾರ ಬದಲಾವಣೆಯಿಲ್ಲದೆ ಪ್ರತಿ ಲೇನ್ ಅನ್ನು ಸ್ವತಂತ್ರವಾಗಿ ಬಳಸಲು ನಿಮಗೆ ಅನುಮತಿಸುತ್ತದೆ.
ಪ್ರತಿಯೊಂದು ಸಿಸ್ಟಮ್ PLL ಎಂಟು FGT ಉಲ್ಲೇಖ ಗಡಿಯಾರಗಳಲ್ಲಿ ಯಾವುದಾದರೂ ಒಂದನ್ನು ಬಳಸಬಹುದು. ಸಿಸ್ಟಮ್ PLL ಗಳು ಉಲ್ಲೇಖ ಗಡಿಯಾರವನ್ನು ಹಂಚಿಕೊಳ್ಳಬಹುದು ಅಥವಾ ವಿಭಿನ್ನ ಉಲ್ಲೇಖ ಗಡಿಯಾರಗಳನ್ನು ಹೊಂದಬಹುದು. ಪ್ರತಿಯೊಂದು ಇಂಟರ್ಫೇಸ್ ಯಾವ ಸಿಸ್ಟಮ್ PLL ಅನ್ನು ಬಳಸುತ್ತದೆ ಎಂಬುದನ್ನು ಆಯ್ಕೆ ಮಾಡಬಹುದು, ಆದರೆ, ಒಮ್ಮೆ ಆಯ್ಕೆ ಮಾಡಿದರೆ, ಅದನ್ನು ಸ್ಥಿರಗೊಳಿಸಲಾಗುತ್ತದೆ, ಡೈನಾಮಿಕ್ ಮರುಸಂರಚನೆಯನ್ನು ಬಳಸಿಕೊಂಡು ಮರುಸಂರಚಿಸಲು ಸಾಧ್ಯವಿಲ್ಲ.

ಸಂಬಂಧಿತ ಮಾಹಿತಿ
F-ಟೈಲ್ ಆರ್ಕಿಟೆಕ್ಚರ್ ಮತ್ತು PMA ಮತ್ತು FEC ಡೈರೆಕ್ಟ್ PHY IP ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ

ಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್ ಎಫ್-ಟೈಲ್ ಸಾಧನಗಳಲ್ಲಿ ಸಿಸ್ಟಮ್ ಪಿಎಲ್ಎಲ್ ಕ್ಲಾಕಿಂಗ್ ಮೋಡ್ ಕುರಿತು ಹೆಚ್ಚಿನ ಮಾಹಿತಿ.

ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್ ಮತ್ತು ಪರೀಕ್ಷಕ
ಡೇಟಾ ಗಳನ್ನು ರಚಿಸಲು ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್ ಮತ್ತು ಪರೀಕ್ಷಕವು ಉಪಯುಕ್ತವಾಗಿದೆampಲೆಸ್ ಮತ್ತು ಪರೀಕ್ಷಾ ಉದ್ದೇಶಗಳಿಗಾಗಿ ಮೇಲ್ವಿಚಾರಣೆ.
ಕೋಷ್ಟಕ 11. ಬೆಂಬಲಿತ ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್

ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್	ವಿವರಣೆ
PRBS ಮಾದರಿ ಜನರೇಟರ್	F-ಟೈಲ್ JESD204C ವಿನ್ಯಾಸ ಮಾಜಿample PRBS ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್ ಈ ಕೆಳಗಿನ ಹಂತದ ಬಹುಪದಗಳನ್ನು ಬೆಂಬಲಿಸುತ್ತದೆ: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp ಮಾದರಿ ಜನರೇಟರ್	ಆರ್amp ಪ್ರತಿ ನಂತರದ ಸೆಕೆಂಡಿಗೆ ಮಾದರಿ ಮೌಲ್ಯವು 1 ರಿಂದ ಹೆಚ್ಚಾಗುತ್ತದೆample ಜನರೇಟರ್ ಅಗಲ N ನೊಂದಿಗೆ, ಮತ್ತು s ನಲ್ಲಿ ಎಲ್ಲಾ ಬಿಟ್‌ಗಳು ಬಂದಾಗ 0 ಕ್ಕೆ ಉರುಳುತ್ತದೆampಅವು 1. ಆರ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿamp ED ಕಂಟ್ರೋಲ್ ಬ್ಲಾಕ್‌ನ tst_ctl ರಿಜಿಸ್ಟರ್‌ನ 1 ರಿಂದ ಬಿಟ್ 2 ಬರೆಯುವ ಮೂಲಕ ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್.
ಕಮಾಂಡ್ ಚಾನೆಲ್ ಆರ್amp ಮಾದರಿ ಜನರೇಟರ್	F-ಟೈಲ್ JESD204C ವಿನ್ಯಾಸ ಮಾಜಿample ಕಮಾಂಡ್ ಚಾನೆಲ್ ಆರ್ ಅನ್ನು ಬೆಂಬಲಿಸುತ್ತದೆamp ಪ್ರತಿ ಲೇನ್‌ಗೆ ಮಾದರಿ ಜನರೇಟರ್. ಆರ್amp ಕಮಾಂಡ್ ಪದಗಳ ಪ್ರತಿ 1 ಬಿಟ್‌ಗಳಿಗೆ 6 ರಷ್ಟು ನಮೂನೆಯ ಮೌಲ್ಯವನ್ನು ಹೆಚ್ಚಿಸುತ್ತದೆ. ಆರಂಭಿಕ ಬೀಜವು ಎಲ್ಲಾ ಲೇನ್‌ಗಳಾದ್ಯಂತ ಒಂದು ಹೆಚ್ಚಳದ ಮಾದರಿಯಾಗಿದೆ.

ಕೋಷ್ಟಕ 12. ಬೆಂಬಲಿತ ಪ್ಯಾಟರ್ನ್ ಪರೀಕ್ಷಕ

ಪ್ಯಾಟರ್ನ್ ಪರೀಕ್ಷಕ	ವಿವರಣೆ
PRBS ಮಾದರಿ ಪರೀಕ್ಷಕ	F-Tile JESD204C IP ಡೆಸ್ಕ್ಯು ಜೋಡಣೆಯನ್ನು ಸಾಧಿಸಿದಾಗ ಪ್ಯಾಟರ್ನ್ ಪರೀಕ್ಷಕದಲ್ಲಿನ ಸ್ಕ್ರಾಂಬ್ಲಿಂಗ್ ಸೀಡ್ ಸ್ವಯಂ-ಸಿಂಕ್ರೊನೈಸ್ ಆಗುತ್ತದೆ. ಪ್ಯಾಟರ್ನ್ ಪರೀಕ್ಷಕಕ್ಕೆ ಸ್ಕ್ರಾಂಬ್ಲಿಂಗ್ ಸೀಡ್ ಸ್ವಯಂ-ಸಿಂಕ್ರೊನೈಸ್ ಮಾಡಲು 8 ಆಕ್ಟೆಟ್‌ಗಳ ಅಗತ್ಯವಿದೆ.
Ramp ಮಾದರಿ ಪರೀಕ್ಷಕ	ಮೊದಲ ಮಾನ್ಯ ಡೇಟಾ ರುampಪ್ರತಿ ಪರಿವರ್ತಕಕ್ಕೆ (M) le ಅನ್ನು r ನ ಆರಂಭಿಕ ಮೌಲ್ಯವಾಗಿ ಲೋಡ್ ಮಾಡಲಾಗುತ್ತದೆamp ಮಾದರಿ. ನಂತರದ ಡೇಟಾ ರುamples ಮೌಲ್ಯಗಳು ಪ್ರತಿ ಗಡಿಯಾರದ ಚಕ್ರದಲ್ಲಿ 1 ರಿಂದ ಗರಿಷ್ಠವಾಗಿ ಹೆಚ್ಚಾಗಬೇಕು ಮತ್ತು ನಂತರ 0 ಕ್ಕೆ ಸುತ್ತಿಕೊಳ್ಳಬೇಕು.

ಪ್ಯಾಟರ್ನ್ ಪರೀಕ್ಷಕ	ವಿವರಣೆ
	ಉದಾಹರಣೆಗೆample, ಯಾವಾಗ S=1, N=16 ಮತ್ತು WIDTH_MULP = 2, ಪ್ರತಿ ಪರಿವರ್ತಕದ ಡೇಟಾ ಅಗಲವು S * WIDTH_MULP * N = 32. ಗರಿಷ್ಠ ಡೇಟಾ sample ಮೌಲ್ಯವು 0xFFFF ಆಗಿದೆ. ಆರ್amp ಪ್ಯಾಟರ್ನ್ ಪರೀಕ್ಷಕವು ಎಲ್ಲಾ ಪರಿವರ್ತಕಗಳಲ್ಲಿ ಒಂದೇ ಮಾದರಿಗಳನ್ನು ಸ್ವೀಕರಿಸಲಾಗಿದೆ ಎಂದು ಪರಿಶೀಲಿಸುತ್ತದೆ.
ಕಮಾಂಡ್ ಚಾನೆಲ್ ಆರ್amp ಮಾದರಿ ಪರೀಕ್ಷಕ	F-ಟೈಲ್ JESD204C ವಿನ್ಯಾಸ ಮಾಜಿample ಕಮಾಂಡ್ ಚಾನೆಲ್ ಆರ್ ಅನ್ನು ಬೆಂಬಲಿಸುತ್ತದೆamp ಮಾದರಿ ಪರೀಕ್ಷಕ. ಸ್ವೀಕರಿಸಿದ ಮೊದಲ ಕಮಾಂಡ್ ವರ್ಡ್ (6 ಬಿಟ್‌ಗಳು) ಆರಂಭಿಕ ಮೌಲ್ಯವಾಗಿ ಲೋಡ್ ಆಗುತ್ತದೆ. ಅದೇ ಲೇನ್‌ನಲ್ಲಿನ ನಂತರದ ಕಮಾಂಡ್ ವರ್ಡ್‌ಗಳು 0x3F ವರೆಗೆ ಹೆಚ್ಚಾಗಬೇಕು ಮತ್ತು 0x00 ಗೆ ಸುತ್ತಿಕೊಳ್ಳಬೇಕು. ಕಮಾಂಡ್ ಚಾನೆಲ್ ಆರ್amp r ಗಾಗಿ ಪ್ಯಾಟರ್ನ್ ಪರೀಕ್ಷಕ ಪರಿಶೀಲನೆಗಳುamp ಎಲ್ಲಾ ಲೇನ್‌ಗಳಾದ್ಯಂತ ಮಾದರಿಗಳು.

F-ಟೈಲ್ JESD204C TX ಮತ್ತು RX IP
ಈ ವಿನ್ಯಾಸ ಮಾಜಿampಪ್ರತಿ TX/RX ಅನ್ನು ಸಿಂಪ್ಲೆಕ್ಸ್ ಮೋಡ್ ಅಥವಾ ಡ್ಯುಪ್ಲೆಕ್ಸ್ ಮೋಡ್‌ನಲ್ಲಿ ಕಾನ್ಫಿಗರ್ ಮಾಡಲು le ನಿಮಗೆ ಅನುಮತಿಸುತ್ತದೆ.
ಡ್ಯುಪ್ಲೆಕ್ಸ್ ಕಾನ್ಫಿಗರೇಶನ್‌ಗಳು ಆಂತರಿಕ ಅಥವಾ ಬಾಹ್ಯ ಸರಣಿ ಲೂಪ್‌ಬ್ಯಾಕ್ ಅನ್ನು ಬಳಸಿಕೊಂಡು ಐಪಿ ಕಾರ್ಯನಿರ್ವಹಣೆಯ ಪ್ರದರ್ಶನವನ್ನು ಅನುಮತಿಸುತ್ತದೆ. IP ನಿಯಂತ್ರಣ ಮತ್ತು ಸ್ಥಿತಿ ವೀಕ್ಷಣೆಗೆ ಅನುಮತಿಸಲು IP ಒಳಗೆ CSR ಗಳನ್ನು ಆಪ್ಟಿಮೈಸ್ ಮಾಡಲಾಗಿಲ್ಲ.

F-ಟೈಲ್ JESD204C ವಿನ್ಯಾಸ ಎಕ್ಸ್ampಗಡಿಯಾರ ಮತ್ತು ಮರುಹೊಂದಿಸಿ

F-ಟೈಲ್ JESD204C ವಿನ್ಯಾಸ ಮಾಜಿample ಗಡಿಯಾರ ಮತ್ತು ಮರುಹೊಂದಿಸುವ ಸಂಕೇತಗಳನ್ನು ಹೊಂದಿದೆ.

ಕೋಷ್ಟಕ 13.ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ಗಡಿಯಾರಗಳು

ಗಡಿಯಾರ ಸಿಗ್ನಲ್	ನಿರ್ದೇಶನ	ವಿವರಣೆ
mgmt_clk	ಇನ್ಪುಟ್	100 MHz ಆವರ್ತನದೊಂದಿಗೆ LVDS ಡಿಫರೆನ್ಷಿಯಲ್ ಗಡಿಯಾರ.
refclk_xcvr	ಇನ್ಪುಟ್	ಡೇಟಾ ದರ/ಅಂಶ 33 ರ ಆವರ್ತನದೊಂದಿಗೆ ಟ್ರಾನ್ಸ್‌ಸಿವರ್ ಉಲ್ಲೇಖ ಗಡಿಯಾರ.
refclk_core	ಇನ್ಪುಟ್	ಅದೇ ಆವರ್ತನದೊಂದಿಗೆ ಕೋರ್ ಉಲ್ಲೇಖ ಗಡಿಯಾರ refclk_xcvr.
in_sysref	ಇನ್ಪುಟ್	SYSREF ಸಂಕೇತ. ಗರಿಷ್ಠ SYSREF ಆವರ್ತನ ಡೇಟಾ ದರ/(66x32xE).
sysref_out	ಔಟ್ಪುಟ್
txlink_clk rxlink_clk	ಆಂತರಿಕ	ಡೇಟಾ ದರ/66 ಆವರ್ತನದೊಂದಿಗೆ TX ಮತ್ತು RX ಲಿಂಕ್ ಗಡಿಯಾರ.
txframe_clk rxframe_clk	ಆಂತರಿಕ	ಡೇಟಾ ದರ/33 ಆವರ್ತನದೊಂದಿಗೆ TX ಮತ್ತು RX ಫ್ರೇಮ್ ಗಡಿಯಾರ (FCLK_MULP=2) ಡೇಟಾ ದರ/66 ಆವರ್ತನದೊಂದಿಗೆ TX ಮತ್ತು RX ಫ್ರೇಮ್ ಗಡಿಯಾರ (FCLK_MULP=1)
tx_fclk rx_fclk	ಆಂತರಿಕ	ಡೇಟಾ ದರ/66 ಆವರ್ತನದೊಂದಿಗೆ TX ಮತ್ತು RX ಹಂತದ ಗಡಿಯಾರ (FCLK_MULP=2) FCLK_MULP=1 ಆಗಿರುವಾಗ TX ಮತ್ತು RX ಹಂತದ ಗಡಿಯಾರ ಯಾವಾಗಲೂ ಹೆಚ್ಚಾಗಿರುತ್ತದೆ (1'b1)
spi_SCLK	ಔಟ್ಪುಟ್	20 MHz ಆವರ್ತನದೊಂದಿಗೆ SPI ಬಾಡ್ ದರ ಗಡಿಯಾರ.

ನೀವು ವಿನ್ಯಾಸವನ್ನು ಲೋಡ್ ಮಾಡಿದಾಗ ಮಾಜಿampಒಂದು FPGA ಸಾಧನದಲ್ಲಿ, ಆಂತರಿಕ ninit_done ಈವೆಂಟ್ JTAG ಅವಲಾನ್ ಮಾಸ್ಟರ್ ಬ್ರಿಡ್ಜ್ ರೀಸೆಟ್ ಮತ್ತು ಎಲ್ಲಾ ಇತರ ಬ್ಲಾಕ್‌ಗಳಿಗೆ.

txlink_clk ಮತ್ತು rxlink_clk ಗಡಿಯಾರಗಳಿಗೆ ಉದ್ದೇಶಪೂರ್ವಕ ಅಸಮಕಾಲಿಕ ಸಂಬಂಧವನ್ನು ಸೇರಿಸಲು SYSREF ಜನರೇಟರ್ ತನ್ನ ಸ್ವತಂತ್ರ ಮರುಹೊಂದಿಕೆಯನ್ನು ಹೊಂದಿದೆ. ಬಾಹ್ಯ ಗಡಿಯಾರ ಚಿಪ್‌ನಿಂದ SYSREF ಸಂಕೇತವನ್ನು ಅನುಕರಿಸುವಲ್ಲಿ ಈ ವಿಧಾನವು ಹೆಚ್ಚು ಸಮಗ್ರವಾಗಿದೆ.

ಕೋಷ್ಟಕ 14. ವಿನ್ಯಾಸ ಎಕ್ಸ್ampಲೆ ಮರುಹೊಂದಿಸುತ್ತದೆ

ಸಿಗ್ನಲ್ ಅನ್ನು ಮರುಹೊಂದಿಸಿ	ನಿರ್ದೇಶನ	ವಿವರಣೆ
ಜಾಗತಿಕ_rst_n	ಇನ್ಪುಟ್	ಜೆ ಹೊರತುಪಡಿಸಿ, ಎಲ್ಲಾ ಬ್ಲಾಕ್‌ಗಳಿಗೆ ಪುಶ್ ಬಟನ್ ಜಾಗತಿಕ ಮರುಹೊಂದಿಸಿTAG ಅವಲಾನ್ ಮಾಸ್ಟರ್ ಸೇತುವೆಗೆ.
ninit_done	ಆಂತರಿಕ	J ಗಾಗಿ ರೀಸೆಟ್ ರಿಲೀಸ್ ಐಪಿಯಿಂದ ಔಟ್‌ಪುಟ್TAG ಅವಲಾನ್ ಮಾಸ್ಟರ್ ಸೇತುವೆಗೆ.
edctl_rst_n	ಆಂತರಿಕ	ED ಕಂಟ್ರೋಲ್ ಬ್ಲಾಕ್ ಅನ್ನು J ಮೂಲಕ ಮರುಹೊಂದಿಸಲಾಗಿದೆTAG ಅವಲಾನ್ ಮಾಸ್ಟರ್ ಸೇತುವೆಗೆ. hw_rst ಮತ್ತು global_rst_n ಪೋರ್ಟ್‌ಗಳು ED ಕಂಟ್ರೋಲ್ ಬ್ಲಾಕ್ ಅನ್ನು ಮರುಹೊಂದಿಸುವುದಿಲ್ಲ.
hw_rst	ಆಂತರಿಕ	ED ಕಂಟ್ರೋಲ್ ಬ್ಲಾಕ್‌ನ rst_ctl ರಿಜಿಸ್ಟರ್‌ಗೆ ಬರೆಯುವ ಮೂಲಕ hw_rst ಅನ್ನು ಪ್ರತಿಪಾದಿಸಿ ಮತ್ತು ನಿರಾಕರಿಸಿ. hw_rst ಅನ್ನು ಪ್ರತಿಪಾದಿಸಿದಾಗ mgmt_rst_in_n ಪ್ರತಿಪಾದಿಸುತ್ತದೆ.
mgmt_rst_in_n	ಆಂತರಿಕ	ವಿವಿಧ IPಗಳ Avalon ಮೆಮೊರಿ-ಮ್ಯಾಪ್ ಮಾಡಿದ ಇಂಟರ್‌ಫೇಸ್‌ಗಳಿಗಾಗಿ ಮರುಹೊಂದಿಸಿ ಮತ್ತು ಮರುಹೊಂದಿಸುವ ಸೀಕ್ವೆನ್ಸರ್‌ಗಳ ಇನ್‌ಪುಟ್‌ಗಳು:  ಎಫ್-ಟೈಲ್ JESD20C IP ಡ್ಯುಪ್ಲೆಕ್ಸ್ ಸ್ಥಳೀಯ PHY ಗಾಗಿ j204c_reconfig_reset SPI ಮಾಸ್ಟರ್‌ಗಾಗಿ spi_rst_n PIO ಸ್ಥಿತಿ ಮತ್ತು ನಿಯಂತ್ರಣಕ್ಕಾಗಿ pio_rst_n reset_in0 ಪೋರ್ಟ್ ಆಫ್ ರೀಸೆಟ್ ಸೀಕ್ವೆನ್ಸರ್ 0 ಮತ್ತು 1 ಜಾಗತಿಕ_rst_n, hw_rst, ಅಥವಾ edctl_rst_n ಪೋರ್ಟ್ mgmt_rst_in_n ನಲ್ಲಿ ಮರುಹೊಂದಿಸುವಿಕೆಯನ್ನು ಪ್ರತಿಪಾದಿಸುತ್ತದೆ.
sysref_rst_n	ಆಂತರಿಕ	ಮರುಹೊಂದಿಸುವ ಸೀಕ್ವೆನ್ಸರ್ 0 reset_out2 ಪೋರ್ಟ್ ಅನ್ನು ಬಳಸಿಕೊಂಡು ED ಕಂಟ್ರೋಲ್ ಬ್ಲಾಕ್‌ನಲ್ಲಿ SYSREF ಜನರೇಟರ್ ಬ್ಲಾಕ್‌ಗಾಗಿ ಮರುಹೊಂದಿಸಿ. ಕೋರ್ PLL ಲಾಕ್ ಆಗಿದ್ದರೆ ಮರುಹೊಂದಿಸುವ ಸೀಕ್ವೆನ್ಸರ್ 0 reset_out2 ಪೋರ್ಟ್ ಮರುಹೊಂದಿಕೆಯನ್ನು ಡೀಸರ್ಟ್ ಮಾಡುತ್ತದೆ.
core_pll_rst	ಆಂತರಿಕ	ಮರುಹೊಂದಿಸುವ ಸೀಕ್ವೆನ್ಸರ್ 0 reset_out0 ಪೋರ್ಟ್ ಮೂಲಕ ಕೋರ್ PLL ಅನ್ನು ಮರುಹೊಂದಿಸುತ್ತದೆ. mgmt_rst_in_n ಮರುಹೊಂದಿಕೆಯನ್ನು ಪ್ರತಿಪಾದಿಸಿದಾಗ ಕೋರ್ PLL ಮರುಹೊಂದಿಸುತ್ತದೆ.
j204c_tx_avs_rst_n	ಆಂತರಿಕ	ಮರುಹೊಂದಿಸುವ ಸೀಕ್ವೆನ್ಸರ್ 204 ಮೂಲಕ F-Tile JESD0C TX Avalon ಮೆಮೊರಿ-ಮ್ಯಾಪ್ ಮಾಡಲಾದ ಇಂಟರ್ಫೇಸ್ ಅನ್ನು ಮರುಹೊಂದಿಸುತ್ತದೆ. mgmt_rst_in_n ಪ್ರತಿಪಾದಿಸಿದಾಗ TX Avalon ಮೆಮೊರಿ-ಮ್ಯಾಪ್ಡ್ ಇಂಟರ್ಫೇಸ್ ಪ್ರತಿಪಾದಿಸುತ್ತದೆ.
j204c_rx_avs_rst_n	ಆಂತರಿಕ	ಮರುಹೊಂದಿಸುವ ಸೀಕ್ವೆನ್ಸರ್ ಮೂಲಕ F-Tile JESD204C TX ಅವಲಾನ್ ಮೆಮೊರಿ-ಮ್ಯಾಪ್ ಮಾಡಲಾದ ಇಂಟರ್ಫೇಸ್ ಅನ್ನು ಮರುಹೊಂದಿಸುತ್ತದೆ 1. mgmt_rst_in_n ಪ್ರತಿಪಾದಿಸಿದಾಗ RX Avalon ಮೆಮೊರಿ-ಮ್ಯಾಪ್ ಮಾಡಿದ ಇಂಟರ್ಫೇಸ್ ಪ್ರತಿಪಾದಿಸುತ್ತದೆ.
j204c_tx_rst_n	ಆಂತರಿಕ	F-Tile JESD204C TX ಲಿಂಕ್ ಮತ್ತು ಟ್ರಾನ್ಸ್‌ಪೋರ್ಟ್ ಲೇಯರ್‌ಗಳನ್ನು txlink_clk, ಮತ್ತು txframe_clk, ಡೊಮೇನ್‌ಗಳಲ್ಲಿ ಮರುಹೊಂದಿಸುತ್ತದೆ. ಮರುಹೊಂದಿಸುವ ಸೀಕ್ವೆನ್ಸರ್ 0 reset_out5 ಪೋರ್ಟ್ j204c_tx_rst_n ಅನ್ನು ಮರುಹೊಂದಿಸುತ್ತದೆ. ಕೋರ್ PLL ಲಾಕ್ ಆಗಿದ್ದರೆ ಈ ಮರುಹೊಂದಿಕೆಯು ಡೀಸರ್ಟ್ ಆಗುತ್ತದೆ ಮತ್ತು tx_pma_ready ಮತ್ತು tx_ready ಸಂಕೇತಗಳನ್ನು ಪ್ರತಿಪಾದಿಸಲಾಗುತ್ತದೆ.
j204c_rx_rst_n	ಆಂತರಿಕ	F-Tile JESD204C RX ಲಿಂಕ್ ಮತ್ತು ಟ್ರಾನ್ಸ್‌ಪೋರ್ಟ್ ಲೇಯರ್‌ಗಳನ್ನು rxlink_clk, ಮತ್ತು rxframe_clk ಡೊಮೇನ್‌ಗಳಲ್ಲಿ ಮರುಹೊಂದಿಸುತ್ತದೆ.

ಸಿಗ್ನಲ್ ಅನ್ನು ಮರುಹೊಂದಿಸಿ	ನಿರ್ದೇಶನ	ವಿವರಣೆ
		ಮರುಹೊಂದಿಸುವ ಸೀಕ್ವೆನ್ಸರ್ 1 reset_out4 ಪೋರ್ಟ್ j204c_rx_rst_n ಅನ್ನು ಮರುಹೊಂದಿಸುತ್ತದೆ. ಕೋರ್ PLL ಲಾಕ್ ಆಗಿದ್ದರೆ ಈ ಮರುಹೊಂದಿಕೆಯು ಡೀಸರ್ಟ್ ಆಗುತ್ತದೆ ಮತ್ತು rx_pma_ready ಮತ್ತು rx_ready ಸಂಕೇತಗಳನ್ನು ಪ್ರತಿಪಾದಿಸಲಾಗುತ್ತದೆ.
j204c_tx_rst_ack_n	ಆಂತರಿಕ	j204c_tx_rst_n ನೊಂದಿಗೆ ಹ್ಯಾಂಡ್‌ಶೇಕ್‌ಗಳ ಸಂಕೇತವನ್ನು ಮರುಹೊಂದಿಸಿ.
j204c_rx_rst_ack_n	ಆಂತರಿಕ	j204c_rx_rst_n ನೊಂದಿಗೆ ಹ್ಯಾಂಡ್‌ಶೇಕ್‌ಗಳ ಸಂಕೇತವನ್ನು ಮರುಹೊಂದಿಸಿ.

ಚಿತ್ರ 8. ವಿನ್ಯಾಸ ಎಕ್ಸ್‌ಗಾಗಿ ಟೈಮಿಂಗ್ ರೇಖಾಚಿತ್ರampಲೆ ಮರುಹೊಂದಿಸುತ್ತದೆ

F-ಟೈಲ್ JESD204C ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ಸಂಕೇತಗಳು

ಕೋಷ್ಟಕ 15. ಸಿಸ್ಟಮ್ ಇಂಟರ್ಫೇಸ್ ಸಿಗ್ನಲ್ಗಳು

ಸಿಗ್ನಲ್	ನಿರ್ದೇಶನ	ವಿವರಣೆ
ಗಡಿಯಾರಗಳು ಮತ್ತು ಮರುಹೊಂದಿಕೆಗಳು
mgmt_clk	ಇನ್ಪುಟ್	ಸಿಸ್ಟಮ್ ನಿರ್ವಹಣೆಗಾಗಿ 100 MHz ಗಡಿಯಾರ.
refclk_xcvr	ಇನ್ಪುಟ್	F-ಟೈಲ್ UX QUAD ಮತ್ತು ಸಿಸ್ಟಮ್ PLL ಗಾಗಿ ಉಲ್ಲೇಖ ಗಡಿಯಾರ. ಡೇಟಾ ದರ/ಅಂಶ 33ಕ್ಕೆ ಸಮನಾಗಿರುತ್ತದೆ.
refclk_core	ಇನ್ಪುಟ್	ಕೋರ್ PLL ಉಲ್ಲೇಖ ಗಡಿಯಾರ. refclk_xcvr ನಂತೆ ಅದೇ ಗಡಿಯಾರದ ಆವರ್ತನವನ್ನು ಅನ್ವಯಿಸುತ್ತದೆ.
in_sysref	ಇನ್ಪುಟ್	JESD204C ಉಪವರ್ಗ 1 ಅನುಷ್ಠಾನಕ್ಕಾಗಿ ಬಾಹ್ಯ SYSREF ಜನರೇಟರ್‌ನಿಂದ SYSREF ಸಂಕೇತ.
sysref_out	ಔಟ್ಪುಟ್	JESD204C ಉಪವರ್ಗ 1 ಅನುಷ್ಠಾನಕ್ಕಾಗಿ SYSREF ಸಿಗ್ನಲ್ ವಿನ್ಯಾಸಕ್ಕಾಗಿ FPGA ಸಾಧನದಿಂದ ರಚಿಸಲಾಗಿದೆample ಲಿಂಕ್ ಆರಂಭಿಕ ಉದ್ದೇಶಕ್ಕಾಗಿ ಮಾತ್ರ.

 

ಸಿಗ್ನಲ್	ನಿರ್ದೇಶನ	ವಿವರಣೆ
ಎಸ್ಪಿಐ
spi_SS_n[2:0]	ಔಟ್ಪುಟ್	ಸಕ್ರಿಯ ಕಡಿಮೆ, SPI ಸ್ಲೇವ್ ಸಿಗ್ನಲ್ ಆಯ್ಕೆ.
spi_SCLK	ಔಟ್ಪುಟ್	SPI ಸರಣಿ ಗಡಿಯಾರ.
spi_sdio	ಇನ್ಪುಟ್/ಔಟ್ಪುಟ್	ಮಾಸ್ಟರ್‌ನಿಂದ ಬಾಹ್ಯ ಗುಲಾಮರಿಗೆ ಔಟ್‌ಪುಟ್ ಡೇಟಾ. ಬಾಹ್ಯ ಗುಲಾಮರಿಂದ ಮಾಸ್ಟರ್‌ಗೆ ಡೇಟಾ ಇನ್‌ಪುಟ್ ಮಾಡಿ.

ಸಿಗ್ನಲ್	ನಿರ್ದೇಶನ	ವಿವರಣೆ
ಗಮನಿಸಿ:3-ವೈರ್ SPI ಮಾಡ್ಯೂಲ್ ಆಯ್ಕೆಯನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿದಾಗ.
spi_MISO ಗಮನಿಸಿ: 3-ವೈರ್ SPI ಮಾಡ್ಯೂಲ್ ಆಯ್ಕೆಯನ್ನು ಸಕ್ರಿಯಗೊಳಿಸದಿದ್ದಾಗ.	ಇನ್ಪುಟ್	ಬಾಹ್ಯ ಗುಲಾಮರಿಂದ SPI ಮಾಸ್ಟರ್‌ಗೆ ಡೇಟಾ ಇನ್‌ಪುಟ್ ಮಾಡಿ.
spi_MOSI ಗಮನಿಸಿ: 3-ವೈರ್ SPI ಮಾಡ್ಯೂಲ್ ಆಯ್ಕೆಯನ್ನು ಸಕ್ರಿಯಗೊಳಿಸದಿದ್ದಾಗ.	ಔಟ್ಪುಟ್	SPI ಮಾಸ್ಟರ್‌ನಿಂದ ಬಾಹ್ಯ ಗುಲಾಮರಿಗೆ ಔಟ್‌ಪುಟ್ ಡೇಟಾ.

 

ಸಿಗ್ನಲ್	ನಿರ್ದೇಶನ	ವಿವರಣೆ
ಎಡಿಸಿ / ಡಿಎಸಿ
tx_serial_data[LINK*L-1:0]	ಔಟ್ಪುಟ್	DAC ಗೆ ಡಿಫರೆನ್ಷಿಯಲ್ ಹೈ ಸ್ಪೀಡ್ ಸೀರಿಯಲ್ ಔಟ್‌ಪುಟ್ ಡೇಟಾ. ಗಡಿಯಾರವನ್ನು ಸರಣಿ ಡೇಟಾ ಸ್ಟ್ರೀಮ್‌ನಲ್ಲಿ ಎಂಬೆಡ್ ಮಾಡಲಾಗಿದೆ.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	ಇನ್ಪುಟ್	ADC ಯಿಂದ ಡಿಫರೆನ್ಷಿಯಲ್ ಹೈ ಸ್ಪೀಡ್ ಸೀರಿಯಲ್ ಇನ್‌ಪುಟ್ ಡೇಟಾ. ಸೀರಿಯಲ್ ಡೇಟಾ ಸ್ಟ್ರೀಮ್‌ನಿಂದ ಗಡಿಯಾರವನ್ನು ಮರುಪಡೆಯಲಾಗಿದೆ.
rx_serial_data_n[LINK*L-1:0]

 

ಸಿಗ್ನಲ್	ನಿರ್ದೇಶನ	ವಿವರಣೆ
ಸಾಮಾನ್ಯ ಉದ್ದೇಶ I/O
user_led[3:0]	ಔಟ್ಪುಟ್	ಕೆಳಗಿನ ಷರತ್ತುಗಳಿಗೆ ಸ್ಥಿತಿಯನ್ನು ಸೂಚಿಸುತ್ತದೆ: [0]: SPI ಪ್ರೋಗ್ರಾಮಿಂಗ್ ಮಾಡಲಾಗಿದೆ [1]: TX ಲಿಂಕ್ ದೋಷ [2]: RX ಲಿಂಕ್ ದೋಷ [3]: Avalon ಸ್ಟ್ರೀಮಿಂಗ್ ಡೇಟಾಗಾಗಿ ಪ್ಯಾಟರ್ನ್ ಪರೀಕ್ಷಕ ದೋಷ
user_dip[3:0]	ಇನ್ಪುಟ್	ಬಳಕೆದಾರ ಮೋಡ್ ಡಿಐಪಿ ಸ್ವಿಚ್ ಇನ್‌ಪುಟ್: [0]: ಆಂತರಿಕ ಸರಣಿ ಲೂಪ್‌ಬ್ಯಾಕ್ ಸಕ್ರಿಯಗೊಳಿಸಿ [1]: FPGA-ರಚಿತ SYSREF ಸಕ್ರಿಯಗೊಳಿಸಿ [3:2]: ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ

 

ಸಿಗ್ನಲ್	ನಿರ್ದೇಶನ	ವಿವರಣೆ
ಔಟ್-ಆಫ್-ಬ್ಯಾಂಡ್ (OOB) ಮತ್ತು ಸ್ಥಿತಿ
rx_patchk_data_error[LINK-1:0]	ಔಟ್ಪುಟ್	ಈ ಸಂಕೇತವನ್ನು ಪ್ರತಿಪಾದಿಸಿದಾಗ, ಪ್ಯಾಟರ್ನ್ ಪರೀಕ್ಷಕ ದೋಷವನ್ನು ಪತ್ತೆಹಚ್ಚಿದೆ ಎಂದು ಸೂಚಿಸುತ್ತದೆ.
rx_link_error[LINK-1:0]	ಔಟ್ಪುಟ್	ಈ ಸಂಕೇತವನ್ನು ಪ್ರತಿಪಾದಿಸಿದಾಗ, ಇದು JESD204C RX IP ಅಡಚಣೆಯನ್ನು ಪ್ರತಿಪಾದಿಸಿದೆ ಎಂದು ಸೂಚಿಸುತ್ತದೆ.
tx_link_error[LINK-1:0]	ಔಟ್ಪುಟ್	ಈ ಸಂಕೇತವನ್ನು ಪ್ರತಿಪಾದಿಸಿದಾಗ, ಇದು JESD204C TX IP ಅಡಚಣೆಯನ್ನು ಪ್ರತಿಪಾದಿಸಿದೆ ಎಂದು ಸೂಚಿಸುತ್ತದೆ.
ಎಂಬ್_ಲಾಕ್_ಔಟ್	ಔಟ್ಪುಟ್	ಈ ಸಂಕೇತವನ್ನು ಪ್ರತಿಪಾದಿಸಿದಾಗ, ಇದು JESD204C RX IP EMB ಲಾಕ್ ಅನ್ನು ಸಾಧಿಸಿದೆ ಎಂದು ಸೂಚಿಸುತ್ತದೆ.
sh_lock_out	ಔಟ್ಪುಟ್	ಈ ಸಂಕೇತವನ್ನು ಪ್ರತಿಪಾದಿಸಿದಾಗ, ಇದು JESD204C RX IP ಸಿಂಕ್ ಹೆಡರ್ ಲಾಕ್ ಆಗಿದೆ ಎಂದು ಸೂಚಿಸುತ್ತದೆ.

 

ಸಿಗ್ನಲ್	ನಿರ್ದೇಶನ	ವಿವರಣೆ
ಅವಲಾನ್ ಸ್ಟ್ರೀಮಿಂಗ್
rx_avst_valid[LINK-1:0]	ಇನ್ಪುಟ್	ಪರಿವರ್ತಕ ರು ಎಂಬುದನ್ನು ಸೂಚಿಸುತ್ತದೆampಅಪ್ಲಿಕೇಶನ್ ಲೇಯರ್‌ಗೆ le ಡೇಟಾ ಮಾನ್ಯವಾಗಿದೆ ಅಥವಾ ಅಮಾನ್ಯವಾಗಿದೆ. 0: ಡೇಟಾ ಅಮಾನ್ಯವಾಗಿದೆ 1: ಡೇಟಾ ಮಾನ್ಯವಾಗಿದೆ
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	ಇನ್ಪುಟ್	ಪರಿವರ್ತಕ ಎಸ್ampಅಪ್ಲಿಕೇಶನ್ ಪದರಕ್ಕೆ le ಡೇಟಾ.

F-ಟೈಲ್ JESD204C ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ನಿಯಂತ್ರಣ ನೋಂದಣಿಗಳು

F-ಟೈಲ್ JESD204C ವಿನ್ಯಾಸ ಮಾಜಿampLE ರೆಜಿಸ್ಟರ್‌ಗಳು ED ಕಂಟ್ರೋಲ್ ಬ್ಲಾಕ್ ಬಳಕೆ ಬೈಟ್-ಅಡ್ರೆಸ್ಸಿಂಗ್ (32 ಬಿಟ್‌ಗಳು).

ಕೋಷ್ಟಕ 16. ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ವಿಳಾಸ ನಕ್ಷೆ
ಈ 32-ಬಿಟ್ ಇಡಿ ಕಂಟ್ರೋಲ್ ಬ್ಲಾಕ್ ರೆಜಿಸ್ಟರ್‌ಗಳು mgmt_clk ಡೊಮೇನ್‌ನಲ್ಲಿವೆ.

ಘಟಕ	ವಿಳಾಸ
ಎಫ್-ಟೈಲ್ JESD204C TX IP	0x000C_0000 – 0x000C_03FF
ಎಫ್-ಟೈಲ್ JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI ನಿಯಂತ್ರಣ	0x0102_0000 – 0x0102_001F
PIO ನಿಯಂತ್ರಣ	0x0102_0020 – 0x0102_002F
PIO ಸ್ಥಿತಿ	0x0102_0040 – 0x0102_004F
ಸೀಕ್ವೆನ್ಸರ್ 0 ಅನ್ನು ಮರುಹೊಂದಿಸಿ	0x0102_0100 – 0x0102_01FF
ಸೀಕ್ವೆನ್ಸರ್ 1 ಅನ್ನು ಮರುಹೊಂದಿಸಿ	0x0102_0200 – 0x0102_02FF
ಇಡಿ ನಿಯಂತ್ರಣ	0x0102_0400 – 0x0102_04FF
F-ಟೈಲ್ JESD204C IP ಟ್ರಾನ್ಸ್ಸಿವರ್ PHY ರೀಕಾನ್ಫಿಗ್	0x0200_0000 – 0x023F_FFFF

ಕೋಷ್ಟಕ 17. ನೋಂದಣಿ ಪ್ರವೇಶದ ಪ್ರಕಾರ ಮತ್ತು ವ್ಯಾಖ್ಯಾನ
ಈ ಕೋಷ್ಟಕವು Intel FPGA IPಗಳಿಗಾಗಿ ರಿಜಿಸ್ಟರ್ ಪ್ರವೇಶ ಪ್ರಕಾರವನ್ನು ವಿವರಿಸುತ್ತದೆ.

ಪ್ರವೇಶ ಪ್ರಕಾರ	ವ್ಯಾಖ್ಯಾನ
RO/V	ಸಾಫ್ಟ್‌ವೇರ್ ಓದಲು ಮಾತ್ರ (ಬರೆಯಲು ಯಾವುದೇ ಪರಿಣಾಮವಿಲ್ಲ). ಮೌಲ್ಯವು ಬದಲಾಗಬಹುದು.
RW	ಸಾಫ್ಟ್‌ವೇರ್ ಪ್ರಸ್ತುತ ಬಿಟ್ ಮೌಲ್ಯವನ್ನು ಓದುತ್ತದೆ ಮತ್ತು ಹಿಂತಿರುಗಿಸುತ್ತದೆ. ಸಾಫ್ಟ್‌ವೇರ್ ಬಿಟ್ ಅನ್ನು ಅಪೇಕ್ಷಿತ ಮೌಲ್ಯಕ್ಕೆ ಬರೆಯುತ್ತದೆ ಮತ್ತು ಹೊಂದಿಸುತ್ತದೆ.
RW1C	ಸಾಫ್ಟ್‌ವೇರ್ ಪ್ರಸ್ತುತ ಬಿಟ್ ಮೌಲ್ಯವನ್ನು ಓದುತ್ತದೆ ಮತ್ತು ಹಿಂತಿರುಗಿಸುತ್ತದೆ. ಸಾಫ್ಟ್‌ವೇರ್ 0 ಅನ್ನು ಬರೆಯುತ್ತದೆ ಮತ್ತು ಯಾವುದೇ ಪರಿಣಾಮ ಬೀರುವುದಿಲ್ಲ. ಹಾರ್ಡ್‌ವೇರ್‌ನಿಂದ ಬಿಟ್ ಅನ್ನು 1 ಗೆ ಹೊಂದಿಸಿದ್ದರೆ ಸಾಫ್ಟ್‌ವೇರ್ 0 ಅನ್ನು ಬರೆಯುತ್ತದೆ ಮತ್ತು ಬಿಟ್ ಅನ್ನು 1 ಗೆ ತೆರವುಗೊಳಿಸುತ್ತದೆ. ಹಾರ್ಡ್‌ವೇರ್ ಬಿಟ್ ಅನ್ನು 1 ಗೆ ಹೊಂದಿಸುತ್ತದೆ. ಹಾರ್ಡ್‌ವೇರ್ ಸೆಟ್‌ಗಿಂತ ಸಾಫ್ಟ್‌ವೇರ್ ಕ್ಲಿಯರ್ ಹೆಚ್ಚಿನ ಆದ್ಯತೆಯನ್ನು ಹೊಂದಿದೆ.

ಕೋಷ್ಟಕ 18. ಇಡಿ ನಿಯಂತ್ರಣ ವಿಳಾಸ ನಕ್ಷೆ

ಆಫ್ಸೆಟ್	ನೋಂದಣಿ ಹೆಸರು
0x00	rst_ctl
0x04	rst_sts0
ಮುಂದುವರೆಯಿತು…

ಆಫ್ಸೆಟ್	ನೋಂದಣಿ ಹೆಸರು
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8 ಸಿ	tst_err0

ಕೋಷ್ಟಕ 19. ಇಡಿ ಕಂಟ್ರೋಲ್ ಬ್ಲಾಕ್ ಕಂಟ್ರೋಲ್ ಮತ್ತು ಸ್ಟೇಟಸ್ ರಿಜಿಸ್ಟರ್‌ಗಳು

ಬೈಟ್ ಆಫ್ಸೆಟ್	ನೋಂದಾಯಿಸಿ	ಹೆಸರು	ಪ್ರವೇಶ	ಮರುಹೊಂದಿಸಿ	ವಿವರಣೆ
0x00	rst_ctl	rst_assert	RW	0x0	ನಿಯಂತ್ರಣವನ್ನು ಮರುಹೊಂದಿಸಿ. [0]: ಮರುಹೊಂದಿಸುವಿಕೆಯನ್ನು ಪ್ರತಿಪಾದಿಸಲು 1 ಬರೆಯಿರಿ. (hw_rst) ಮರುಹೊಂದಿಸಲು 0 ಅನ್ನು ಮತ್ತೊಮ್ಮೆ ಬರೆಯಿರಿ. [31:1]: ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ.
0x04	rst_sts0	ಮೊದಲ_ಸ್ಥಿತಿ	RO/V	0x0	ಸ್ಥಿತಿಯನ್ನು ಮರುಹೊಂದಿಸಿ. [0]: ಕೋರ್ PLL ಲಾಕ್ ಸ್ಥಿತಿ. [31:1]: ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	ಆಂತರಿಕ ಅಥವಾ ಬಾಹ್ಯ SYSREF ಜನರೇಟರ್‌ಗಾಗಿ SYSREF ಅಂಚಿನ ಪತ್ತೆ ಸ್ಥಿತಿ. [0]: 1 ರ ಮೌಲ್ಯವು ಉಪವರ್ಗ 1 ಕಾರ್ಯಾಚರಣೆಗಾಗಿ SYSREF ರೈಸಿಂಗ್ ಎಡ್ಜ್ ಅನ್ನು ಪತ್ತೆಹಚ್ಚಲಾಗಿದೆ ಎಂದು ಸೂಚಿಸುತ್ತದೆ. ಹೊಸ SYSREF ಅಂಚಿನ ಪತ್ತೆಯನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಲು ಈ ಬಿಟ್ ಅನ್ನು ತೆರವುಗೊಳಿಸಲು ಸಾಫ್ಟ್‌ವೇರ್ 1 ಅನ್ನು ಬರೆಯಬಹುದು. [31:1]: ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ.
0x40	sysref_ctl	sysref_contr ol	RW	ಡ್ಯುಪ್ಲೆಕ್ಸ್ ಡೇಟಾಪಾತ್ ಒಂದು-ಶಾಟ್: 0x00080	SYSREF ನಿಯಂತ್ರಣ. ಉಲ್ಲೇಖಿಸಿ ಕೋಷ್ಟಕ 10 ಈ ರಿಜಿಸ್ಟರ್‌ನ ಬಳಕೆಯ ಬಗ್ಗೆ ಹೆಚ್ಚಿನ ಮಾಹಿತಿಗಾಗಿ ಪುಟ 17 ರಲ್ಲಿ.
				ಆವರ್ತಕ:	ಗಮನಿಸಿ: ಮರುಹೊಂದಿಸುವ ಮೌಲ್ಯವು ಅವಲಂಬಿಸಿರುತ್ತದೆ
				0x00081	SYSREF ಪ್ರಕಾರ ಮತ್ತು F-ಟೈಲ್
				ಗ್ಯಾಪ್ಡ್- ಆವರ್ತಕ:	JESD204C IP ಡೇಟಾ ಪಾತ್ ಪ್ಯಾರಾಮೀಟರ್ ಸೆಟ್ಟಿಂಗ್‌ಗಳು.
				0x00082
				TX ಅಥವಾ RX ಡೇಟಾ
				ಮಾರ್ಗ
				ಓಂದು ಏಟು:
				0x00000
				ಆವರ್ತಕ:
				0x00001
				ಗ್ಯಾಪ್ಡ್-
				ಆವರ್ತಕ:
				0x00002
0x44	sysref_sts	sysref_statu ಎಸ್	RO/V	0x0	SYSREF ಸ್ಥಿತಿ. ಈ ರಿಜಿಸ್ಟರ್ ಇತ್ತೀಚಿನ SYSREF ಅವಧಿ ಮತ್ತು ಆಂತರಿಕ SYSREF ಜನರೇಟರ್‌ನ ಡ್ಯೂಟಿ ಸೈಕಲ್ ಸೆಟ್ಟಿಂಗ್‌ಗಳನ್ನು ಒಳಗೊಂಡಿದೆ. ಉಲ್ಲೇಖಿಸಿ ಕೋಷ್ಟಕ 9 SYSREF ಅವಧಿ ಮತ್ತು ಕರ್ತವ್ಯ ಚಕ್ರದ ಕಾನೂನು ಮೌಲ್ಯಕ್ಕಾಗಿ ಪುಟ 16 ರಲ್ಲಿ.
ಮುಂದುವರೆಯಿತು…

ಬೈಟ್ ಆಫ್ಸೆಟ್	ನೋಂದಾಯಿಸಿ	ಹೆಸರು	ಪ್ರವೇಶ	ಮರುಹೊಂದಿಸಿ	ವಿವರಣೆ
					[8:0]: SYSREF ಅವಧಿ. ಮೌಲ್ಯವು 0xFF ಆಗಿದ್ದರೆ, ದಿ SYSREF ಅವಧಿ = 255 ಮೌಲ್ಯವು 0x00 ಆಗಿದ್ದರೆ, SYSREF ಅವಧಿ = 256. [17:9]: SYSREF ಡ್ಯೂಟಿ ಸೈಕಲ್. [31:18]: ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ.
0x80	tst_ctl	tst_control	RW	0x0	ಪರೀಕ್ಷಾ ನಿಯಂತ್ರಣ. ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್ ಮತ್ತು ಪರೀಕ್ಷಕಕ್ಕಾಗಿ ವಿಭಿನ್ನ ಪರೀಕ್ಷಾ ಮಾದರಿಗಳನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಲು ಈ ರಿಜಿಸ್ಟರ್ ಅನ್ನು ಬಳಸಿ. [1:0] = ಕಾಯ್ದಿರಿಸಿದ ಕ್ಷೇತ್ರ [2] = ಆರ್amp_test_ctl 1'b0 = PRBS ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್ ಮತ್ತು ಪರೀಕ್ಷಕವನ್ನು ಸಕ್ರಿಯಗೊಳಿಸುತ್ತದೆ 1'b1 = r ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸುತ್ತದೆamp ಮಾದರಿ ಜನರೇಟರ್ ಮತ್ತು ಪರೀಕ್ಷಕ [31:3]: ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ.
0x8 ಸಿ	tst_err0	tst_error	RW1C	0x0	ಲಿಂಕ್ 0 ಗಾಗಿ ದೋಷ ಫ್ಲ್ಯಾಗ್. ಬಿಟ್ 1'b1 ಆಗಿದ್ದರೆ, ಅದು ದೋಷ ಸಂಭವಿಸಿದೆ ಎಂದು ಸೂಚಿಸುತ್ತದೆ. ದೋಷ ಫ್ಲ್ಯಾಗ್ ಅನ್ನು ತೆರವುಗೊಳಿಸಲು ನೀವು 1'b1 ಅನ್ನು ಆಯಾ ಬಿಟ್‌ಗೆ ಬರೆಯುವ ಮೊದಲು ದೋಷವನ್ನು ಪರಿಹರಿಸಬೇಕು. [0] = ಪ್ಯಾಟರ್ನ್ ಚೆಕರ್ ದೋಷ [1] = tx_link_error [2] = rx_link_error [3] = ಕಮಾಂಡ್ ಪ್ಯಾಟರ್ನ್ ಚೆಕರ್ ದೋಷ [31:4]: ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ.

F-ಟೈಲ್ JESD204C ಇಂಟೆಲ್ FPGA IP ಡಿಸೈನ್ ಎಕ್ಸ್‌ಗಾಗಿ ಡಾಕ್ಯುಮೆಂಟ್ ಪರಿಷ್ಕರಣೆ ಇತಿಹಾಸampಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ

ಡಾಕ್ಯುಮೆಂಟ್ ಆವೃತ್ತಿ	ಇಂಟೆಲ್ ಕ್ವಾರ್ಟಸ್ ಪ್ರೈಮ್ ಆವೃತ್ತಿ	IP ಆವೃತ್ತಿ	ಬದಲಾವಣೆಗಳು
2021.10.11	21.3	1.0.0	ಆರಂಭಿಕ ಬಿಡುಗಡೆ.

ದಾಖಲೆಗಳು / ಸಂಪನ್ಮೂಲಗಳು

intel F-Tile JESD204C Intel FPGA IP ಡಿಸೈನ್ ಎಕ್ಸ್ample [ಪಿಡಿಎಫ್] ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ F-ಟೈಲ್ JESD204C ಇಂಟೆಲ್ FPGA IP ವಿನ್ಯಾಸ ಎಕ್ಸ್ample, F-Tile JESD204C, Intel FPGA IP ಡಿಸೈನ್ ಎಕ್ಸ್ample, IP ವಿನ್ಯಾಸ ಎಕ್ಸ್ampಲೆ, ಡಿಸೈನ್ ಎಕ್ಸ್ample

ಉಲ್ಲೇಖಗಳು

• ಬಳಕೆದಾರ ಕೈಪಿಡಿ