F-ටයිල් JESD204C Intel FPGA IP Design Example

F-Tile JESD204C Intel® FPGA IP Design Ex ගැනample පරිශීලක මාර්ගෝපදේශය

මෙම පරිශීලක මාර්ගෝපදේශය විශේෂාංග, භාවිත මාර්ගෝපදේශ සහ සැලසුම් ex ගැන සවිස්තරාත්මක විස්තරයක් සපයයිampIntel Agilex™ උපාංග භාවිතයෙන් F-Tile JESD204C Intel® FPGA IP සඳහා les.

අපේක්ෂිත ප්‍රේක්ෂකයින්

මෙම ලේඛනය අරමුණු කර ඇත්තේ:

• පද්ධති මට්ටමේ සැලසුම් සැලසුම් අදියරේදී IP තේරීම සිදු කිරීමට සැලසුම් ගෘහ නිර්මාණ ශිල්පියා
• දෘඩාංග නිර්මාණකරුවන් ඔවුන්ගේ පද්ධති මට්ටමේ සැලසුමට IP ඒකාබද්ධ කරන විට
• පද්ධති මට්ටමේ සමාකරණ සහ දෘඪාංග වලංගු කිරීමේ අදියරේදී වලංගුකරණ ඉංජිනේරුවන්

අදාළ ලියකියවිලි
පහත වගුවේ F-Tile JESD204C Intel FPGA IP හා සම්බන්ධ අනෙකුත් යොමු ලේඛන ලැයිස්තුගත කරයි.

වගුව 1. අදාළ ලියකියවිලි

යොමුව	විස්තරය
F-ටයිල් JESD204C Intel FPGA IP පරිශීලක මාර්ගෝපදේශය	F-Tile JESD204C Intel FPGA IP පිළිබඳ තොරතුරු සපයයි.
F-ටයිල් JESD204C Intel FPGA IP නිකුතු සටහන්	විශේෂිත නිකුතුවක F-Tile JESD204C F-Tile JESD204C සඳහා කරන ලද වෙනස්කම් ලැයිස්තුගත කරයි.
Intel Agilex උපාංග දත්ත පත්‍රිකාව	මෙම ලේඛනය Intel Agilex උපාංග සඳහා විදුලි ලක්ෂණ, මාරු කිරීමේ ලක්ෂණ, වින්‍යාස පිරිවිතර සහ වේලාව විස්තර කරයි.

කෙටි යෙදුම් සහ පදමාලාව

වගුව 2. සංක්ෂිප්ත ලැයිස්තුව

කෙටි යෙදුම	පුළුල් කිරීම
LEMC	දේශීය දිගු බහු අවහිර ඔරලෝසුව
FC	රාමු ඔරලෝසු අනුපාතය
ADC	ඇනලොග් සිට ඩිජිටල් පරිවර්තකය
DAC	ඩිජිටල් සිට ඇනලොග් පරිවර්තකය
DSP	ඩිජිටල් සිග්නල් ප්‍රොසෙසරය
TX	සම්ප්රේෂකය
RX	ග්රාහකයා

කෙටි යෙදුම	පුළුල් කිරීම
ඩීඑල්එල්	දත්ත සම්බන්ධක ස්තරය
CSR	පාලනය සහ තත්ව ලේඛනය
CRU	ඔරලෝසුව සහ යළි පිහිටුවීමේ ඒකකය
අයිඑස්ආර්	සේවා පුරුද්දට බාධා කිරීම
FIFO	පළමුවෙන් ඇතුළු වීම-පළමුවෙන් පිටවීම
SERDES	Serializer Deserializer
ECC	දෝෂ නිවැරදි කිරීමේ කේතය
FEC	ඉදිරි වැරදි නිවැරදි කිරීම
සර්	තනි දෝෂ හඳුනාගැනීම (ECC හි, නිවැරදි කළ හැකි)
DERR	ද්විත්ව දෝෂ හඳුනාගැනීම (ECC හි, මාරාන්තික)
PRBS	Pseudorandom ද්විමය අනුපිළිවෙල
MAC	මාධ්‍ය ප්‍රවේශ පාලකය. MAC ප්‍රොටෝකෝල උපස්ථරය, ප්‍රවාහන ස්තරය සහ දත්ත සම්බන්ධක ස්ථරය ඇතුළත් වේ.
PHY	භෞතික ස්ථරය. PHY සාමාන්‍යයෙන් භෞතික ස්ථරය, SERDES, ධාවක, ග්‍රාහක සහ CDR ඇතුළත් වේ.
PCS	භෞතික කේතීකරණ උප ස්ථරය
PMA	භෞතික මධ්යම ඇමුණුම
RBD	RX බෆර් ප්‍රමාදය
UI	ඒකක පරතරය = අනුක්‍රමික බිටු වල කාලසීමාව
RBD ගණන	RX Buffer Delay නවතම මංතීරු පැමිණීම
RBD ඕෆ්සෙට්	RX Buffer Delay නිකුත් කිරීමේ අවස්ථාව
SH	සමමුහුර්ත ශීර්ෂකය
TL	ප්‍රවාහන ස්ථරය
EMIB	Embedded Multi-die Interconnect පාලම

වගුව 3. පාරිභාෂික ලැයිස්තුව

වාරය	විස්තරය
පරිවර්තක උපාංගය	ADC හෝ DAC පරිවර්තකය
තාර්කික උපාංගය	FPGA හෝ ASIC
ඔක්ටෙට්	බිටු 8 ක කණ්ඩායමක්, 64/66 කේතකයට ආදානය ලෙස සහ විකේතකයෙන් ප්‍රතිදානය ලෙස සේවය කරයි
නිබල්	JESD4C පිරිවිතරවල මූලික ක්‍රියාකාරී ඒකකය වන බිටු 204ක කට්ටලයක්
අවහිර කරන්න	66/64 කේතන ක්‍රමය මඟින් ජනනය කරන ලද 66-bit සංකේතයක්
රේඛීය අනුපාතය	අනුක්‍රමික සබැඳියේ ඵලදායී දත්ත අනුපාතය මංතීරු රේඛා අනුපාතය = (Mx Sx N'x 66/64 x FC) / L
සබැඳි ඔරලෝසුව	සබැඳි ඔරලෝසුව = මංතීරු රේඛා අනුපාතය/66.
රාමුව	රාමු පෙළගැස්වීමේ සංඥාවකට යොමුව එක් එක් අෂ්ටකයේ පිහිටීම හඳුනාගත හැකි අඛණ්ඩ අෂ්ටක සමූහයකි.
රාමු ඔරලෝසුව	රාමු අනුපාතය අනුව ක්‍රියාත්මක වන පද්ධති ඔරලෝසුවක්, එය 1x සහ 2x සබැඳි ඔරලෝසුව විය යුතුය.

වාරය	විස්තරය
Sampරාමු ඔරලෝසුවකට les	Sampඔරලෝසුවකට les, මුළු sampපරිවර්තක උපාංගය සඳහා රාමු ඔරලෝසුවේ les.
LEMC	අභ්‍යන්තර ඔරලෝසුව මංතීරු අතර සහ බාහිර යොමුවලට (SYSREF හෝ උපපංතිය 1) අතර දිගු බහු අවහිරයේ මායිම පෙළගස්වීමට භාවිතා කරයි.
උප පංතිය 0	නිර්ණායක ප්‍රමාදය සඳහා සහය නැත. රිසීවරය මත මංතීරුවේ සිට මංතීරුව දක්වා දත්ත වහාම නිකුත් කළ යුතුය.
උප පංතිය 1	SYSREF භාවිතා කරමින් නිර්ණය කිරීමේ ප්‍රමාදය.
බහු ලක්ෂ්ය සබැඳිය	පරිවර්තක උපාංග 2ක් හෝ වැඩි ගණනක් සමඟ අන්තර් උපාංග සබැඳි.
64B/66B කේතනය කිරීම	බ්ලොක් එකක් සෑදීම සඳහා 64-bit දත්ත බිටු 66 දක්වා සිතියම්ගත කරන රේඛා කේතය. මූලික මට්ටමේ දත්ත ව්‍යුහය යනු 2-bit සමමුහුර්ත ශීර්ෂයෙන් ආරම්භ වන වාරණයකි.

වගුව 4. සංකේත

වාරය	විස්තරය
L	පරිවර්තක උපාංගයකට මංතීරු ගණන
M	උපාංගයකට පරිවර්තක ගණන
F	තනි මංතීරුවක රාමුවකට අෂ්ටක ගණන
S	s ගණනampරාමු චක්රයකට තනි පරිවර්තකයකට les සම්ප්රේෂණය වේ
N	පරිවර්තක විභේදනය
N'	තත්පරයකට මුළු බිටු ගණනampපරිශීලක දත්ත ආකෘතියෙන් le
CS	පරිවර්තනයකට පාලන බිටු ගණන sample
CF	සබැඳියකට රාමු ඔරලෝසු කාල සීමාවකට පාලන වචන ගණන
HD	ඉහළ ඝනත්ව පරිශීලක දත්ත ආකෘතිය
E	විස්තීරණ බහු බ්ලොක් එකක ඇති මල්ටිබ්ලොක් ගණන

F-ටයිල් JESD204C Intel FPGA IP Design Example ඉක්මන් ආරම්භක මාර්ගෝපදේශය

F-Tile JESD204C Intel FPGA IP නිර්මාණය exampIntel Agilex උපාංග සඳහා වන les සමාකරණ පරීක්ෂණ බංකුවක් සහ සම්පාදනය සහ දෘඪාංග පරීක්ෂණ සඳහා සහය වන දෘඪාංග සැලසුමක් දක්වයි.
ඔබට F-ටයිල් JESD204C නිර්මාණය උත්පාදනය කළ හැකampIntel Quartus® Prime Pro සංස්කරණ මෘදුකාංගයේ IP නාමාවලිය හරහා les.

රූපය 1. සංවර්ධන එස්tagනිර්මාණ Ex සඳහා esample

නිර්මාණ Example බ්ලොක් රූප සටහන

රූපය 2. F-ටයිල් JESD204C නිර්මාණය Example ඉහළ මට්ටමේ බ්ලොක් රූප සටහන

නිර්මාණය හිටපුample පහත මොඩියුල වලින් සමන්විත වේ:

• වේදිකා නිර්මාණ පද්ධතිය
  • F-ටයිල් JESD204C Intel FPGA IP
  • JTAG Avalon Master පාලම වෙත
  • සමාන්තර I/O (PIO) පාලකය
  • Serial Port Interface (SPI)—master module— IOPLL
  • SYSREF ජනකය
  • Example සැලසුම් (ED) පාලන CSR
  • අනුක්‍රමික නැවත සකසන්න
• පද්ධතිය PLL
• රටා උත්පාදක යන්ත්රය
• රටා පරීක්ෂක

වගුව 5. නිර්මාණ Example මොඩියුල

සංරචක	විස්තරය
වේදිකා නිර්මාණ පද්ධතිය	Platform Designer පද්ධතිය F-Tile JESD204C IP දත්ත මාර්ගය සහ ආධාරක පර්යන්තයන් ක්ෂණිකව ලබා දෙයි.
F-ටයිල් JESD204C Intel FPGA IP	මෙම Platform Designer උපපද්ධතියේ TX සහ RX F-Tile JESD204C IPs duplex PHY සමඟ එක්ව ඇත.
JTAG Avalon Master පාලම වෙත	මෙම පාලම J හරහා නිර්මාණයේ ඇති මතක සිතියම්ගත IP වෙත පද්ධති කොන්සෝල ධාරක ප්‍රවේශය සපයයිTAG අතුරු මුහුණත.
සමාන්තර I/O (PIO) පාලකය	මෙම පාලකය s සඳහා මතක සිතියම්ගත අතුරු මුහුණතක් සපයයිampලින්ග් සහ රියදුරු පොදු කාර්ය I/O වරායන්.
SPI මාස්ටර්	මෙම මොඩියුලය පරිවර්තක අන්තයේ SPI අතුරුමුහුණත වෙත වින්‍යාස දත්ත අනුක්‍රමික මාරු කිරීම හසුරුවයි.
SYSREF ජනකය	SYSREF උත්පාදක යන්ත්රය සබැඳි ඔරලෝසුව යොමු ඔරලෝසුවක් ලෙස භාවිතා කරන අතර F-Tile JESD204C IP සඳහා SYSREF ස්පන්දන උත්පාදනය කරයි. සටහන: මෙම නිර්මාණය හිටපුample විසින් duplex F-Tile JESD204C IP සම්බන්ධක ආරම්භය නිරූපණය කිරීමට SYSREF උත්පාදක යන්ත්‍රය භාවිතා කරයි. F-Tile JESD204C උපපංතිය 1 පද්ධති මට්ටමේ යෙදුම තුළ, ඔබ SYSREF උපාංග ඔරලෝසුව ලෙස එකම මූලාශ්‍රයෙන් ජනනය කළ යුතුය.
IOPLL	මෙම නිර්මාණය හිටපුample විසින් F-Tile JESD204C IP වෙත දත්ත සම්ප්‍රේෂණය කිරීම සඳහා පරිශීලක ඔරලෝසුවක් ජනනය කිරීමට IOPLL භාවිතා කරයි.
ED පාලන CSR	මෙම මොඩියුලය SYSREF හඳුනාගැනීමේ පාලනය සහ තත්ත්වය, සහ පරීක්ෂණ රටා පාලනය සහ තත්ත්වය සපයයි.
අනුක්‍රමික නැවත සකසන්න	මෙම නිර්මාණය හිටපුample reset sequencers 2කින් සමන්විත වේ: අනුපිළිවෙල 0 යළි පිහිටුවන්න—TX/RX Avalon® ප්‍රවාහ වසම, Avalon මතක සිතියම්ගත වසම, core PLL, TX PHY, TX core, සහ SYSREF උත්පාදක වෙත යළි පිහිටුවීම හසුරුවන්න. අනුපිළිවෙල 1 යළි පිහිටුවන්න—RX PHY සහ RX core වෙත යළි පිහිටුවීම හසුරුවන්න.
පද්ධතිය PLL	F-ටයිල් දෘඪ IP සහ EMIB හරස් කිරීම සඳහා ප්‍රාථමික ඔරලෝසු මූලාශ්‍රය.
රටා උත්පාදක යන්ත්රය	රටා උත්පාදක යන්ත්රය PRBS හෝ r ජනනය කරයිamp රටාව.
රටා පරීක්ෂක	රටා පරීක්ෂකය PRBS හෝ r සත්‍යාපනය කරයිamp ලැබුණු රටාව, සහ දත්තවල නොගැලපීමක් සොයාගත් විට දෝෂයක් සලකුණු කරයි sample.

මෘදුකාංග අවශ්‍යතා

ඉන්ටෙල් විසින් නිර්මාණය පරීක්ෂා කිරීම සඳහා පහත මෘදුකාංගය භාවිතා කරයිampලිනක්ස් පද්ධතියක les:

• Intel Quartus Prime Pro සංස්කරණ මෘදුකාංගය
• Questa*/ModelSim* හෝ VCS*/VCS MX සිමියුලේටරය

නිර්මාණය උත්පාදනය කිරීම

නිර්මාණය උත්පාදනය කිරීමට example IP පරාමිති සංස්කාරකයෙන්:

1. Intel Agilex F-tile උපාංග පවුල ඉලක්ක කරගනිමින් ව්‍යාපෘතියක් සාදා අවශ්‍ය උපාංගය තෝරන්න.
2. IP නාමාවලිය තුළ, මෙවලම් ➤ IP නාමාවලිය, F-Tile JESD204C Intel FPGA IP තෝරන්න.
3. ඔබගේ අභිරුචි IP විචලනය සඳහා ඉහළ මට්ටමේ නමක් සහ ෆෝල්ඩරය සඳහන් කරන්න. හරි ක්ලික් කරන්න. පරාමිති සංස්කාරකය ඉහළ මට්ටමේ .ip එකතු කරයි file වත්මන් ව්යාපෘතියට ස්වයංක්රීයව. .ip අතින් එකතු කිරීමට ඔබෙන් විමසන්නේ නම් file ව්‍යාපෘතියට, Project ➤ Add/ Remove ක්ලික් කරන්න Fileඑකතු කිරීමට ව්‍යාපෘතියේ s file.
4. හිටපු යටතේample Design tab, design ex සඳහන් කරන්නampසැලසුම් Ex හි විස්තර කර ඇති පරිදි le පරාමිතීන්ample පරාමිතීන්.
5. උත්පාදනය Ex ක්ලික් කරන්නample නිර්මාණය.

මෘදුකාංගය සියලු නිර්මාණ නිර්මාණය කරයි fileඋප නාමාවලි වල s. මේ fileඅනුකරණය සහ සම්පාදනය ක්‍රියාත්මක කිරීමට s අවශ්‍ය වේ.

නිර්මාණ Example පරාමිතීන්
F-Tile JESD204C Intel FPGA IP පරාමිති සංස්කාරකයේ Example Design tab එක ඔබට නිර්මාණය කිරීමට පෙර යම් පරාමිතීන් නියම කිරීමට example.

වගුව 6. Ex හි පරාමිතීන්ample නිර්මාණ පටිත්ත

පරාමිතිය	විකල්ප	විස්තරය
මෝස්තරය තෝරන්න	පද්ධති කොන්සෝල පාලනය කිසිවක් නැත	සැලසුමට ප්‍රවේශ වීමට පද්ධති කොන්සෝල පාලනය තෝරන්නampපද්ධති කොන්සෝලය හරහා දත්ත මාර්ගය.
අනුකරණය	සක්‍රිය, අක්‍රිය කරන්න	අවශ්‍ය උත්පාදනය සඳහා IP සඳහා සක්‍රිය කරන්න files නිර්මාණය අනුකරණය කිරීම සඳහා example.
සංශ්ලේෂණය	සක්‍රිය, අක්‍රිය කරන්න	අවශ්‍ය උත්පාදනය සඳහා IP සඳහා සක්‍රිය කරන්න fileIntel Quartus Prime සම්පාදනය සහ දෘඪාංග නිරූපණය සඳහා s.
HDL ආකෘතිය (සමාකරණය සඳහා)	වෙරිලොග් VDHL	RTL හි HDL ආකෘතිය තෝරන්න fileඅනුකරණය සඳහා s.
HDL ආකෘතිය (සංශ්ලේෂණය සඳහා)	වෙරිලොග් පමණි	RTL හි HDL ආකෘතිය තෝරන්න fileසංශ්ලේෂණය සඳහා s.

පරාමිතිය	විකල්ප	විස්තරය
3-වයර් SPI මොඩියුලය උත්පාදනය කරන්න	සක්‍රිය, අක්‍රිය කරන්න	වයර් 3 වෙනුවට 4-වයර් SPI අතුරුමුහුණත සබල කිරීමට සක්‍රිය කරන්න.
Sysref මාදිලිය	එක පහර කාලානුරූපී ගැප්ඩ් ආවර්තිතා	ඔබේ සැලසුම් අවශ්‍යතා සහ කාල නම්‍යශීලීභාවය මත පදනම්ව SYSREF පෙළගැස්ම එක්-වෙඩි ස්පන්දන මාදිලියක්, ආවර්තිතා හෝ පරතරය සහිත ආවර්තිතා වීමට ඔබට අවශ්‍යද යන්න තෝරන්න. SYSREF එක්-ෂොට් ස්පන්දන මාදිලියක් වීමට සබල කිරීමට මෙම විකල්පය තෝරන්න. sysref_ctrl[17] රෙජිස්ටර් බිට් අගය 0 වේ. F-Tile JESD204C IP reset deasserts වලින් පසුව, SYSREF ස්පන්දනය සඳහා sysref_ctrl[17] රෙජිස්ටර් අගය 0 සිට 1 දක්වා, පසුව 0 දක්වා වෙනස් කරන්න. ආවර්තිතා-SYSREF ආවර්තිතා මාදිලියේ 50:50 රාජකාරි චක්‍රයක් ඇත. SYSREF කාල සීමාව E*SYSREF_MULP වේ. ගැප්ඩ් ආවර්තිතා-SYSREF සතුව 1 සම්බන්ධක ඔරලෝසු චක්‍රයේ කැටිතිවල ක්‍රමලේඛගත කළ හැකි රාජකාරි චක්‍රයක් ඇත. SYSREF කාල සීමාව E*SYSREF_MULP වේ. පරාසයෙන් පිටත රාජකාරි චක්‍ර සැකසීම සඳහා, SYSREF උත්පාදන වාරණ ස්වයංක්‍රීයව 50:50 රාජකාරි චක්‍රය අනුමාන කළ යුතුය. වෙත යොමු කරන්න SYSREF උත්පාදක යන්ත්රය SYSREF පිළිබඳ වැඩි විස්තර සඳහා කොටස කාල සීමාව.
පුවරුව තෝරන්න	කිසිවක් නැත	නිර්මාණය සඳහා පුවරුව තෝරන්න example. කිසිවක් නැත-මෙම විකල්පය සැලසුම් හිටපු සඳහා දෘඩාංග අංගයන් බැහැර කරයිample. සියලුම පින් පැවරුම් අථත්‍ය පින් වලට සකසනු ඇත.
පරීක්ෂණ රටාව	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	රටා උත්පාදක යන්ත්රය සහ පරීක්ෂක පරීක්ෂණ රටාව තෝරන්න. රටා උත්පාදක-JESD204C දත්ත සඳහා PRBS රටා උත්පාදක සඳහා සහය දක්වයිample. මෙයින් අදහස් කරන්නේ දත්තවල පළල N+CS විකල්පය බවයි. PRBS රටා උත්පාදක යන්ත්‍රය සහ පරීක්‍ෂක දත්ත සෑදීම සඳහා ප්‍රයෝජනවත් වේampපරීක්ෂණ සඳහා උත්තේජකයක් වන අතර එය ADC/DAC පරිවර්තකයේ PRBS පරීක්ෂණ මාදිලිය සමඟ නොගැලපේ. Ramp රටා උත්පාදක-JESD204C සම්බන්ධක ස්තරය සාමාන්‍යයෙන් ක්‍රියාත්මක වන නමුත් පසුව ප්‍රවාහනය අක්‍රිය කර ඇති අතර ආකෘතියෙන් ලැබෙන ආදානය නොසලකා හරිනු ලැබේ. සෑම මංතීරුවක්ම සමාන අෂ්ටක ප්‍රවාහයක් සම්ප්‍රේෂණය කරන අතර එය 0x00 සිට 0xFF දක්වා වැඩි වන අතර පසුව නැවත සිදු වේ. ආර්amp රටා පරීක්ෂණය prbs_test_ctl මගින් සක්‍රීය කර ඇත. PRBS Pattern Checker—JESD204C PRBS ස්ක්‍රැම්බලර් ස්වයං සමමුහුර්ත වන අතර IP හරයට සම්බන්ධ කිරීම විකේතනය කිරීමට හැකි වූ විට, ස්ක්‍රැම්බ්ලිං බීජය දැනටමත් සමමුහුර්ත වී ඇතැයි අපේක්ෂා කෙරේ. PRBS ස්ක්‍රැම්බ්ලිං බීජ ස්වයං ආරම්භ කිරීමට අෂ්ටක 8ක් ගතවේ. Ramp රටා පරීක්ෂක-JESD204C ස්ක්‍රැම්බ්ලිං ස්වයං සමමුහුර්ත වන අතර IP හරයට සම්බන්ධ කිරීම විකේතනය කිරීමට හැකි වූ විට, ස්ක්‍රැම්බ්ලිං බීජය දැනටමත් සමමුහුර්ත වී ඇත. පළමු වලංගු අෂ්ටකය r ලෙස පූරණය වේamp ආරම්භක අගය. පසුකාලීන දත්ත 0xFF දක්වා වැඩි විය යුතු අතර 0x00 දක්වා ඉහළ යා යුතුය. ආර්amp රටා පරීක්ෂකය සියලු මංතීරු හරහා සමාන රටාවක් තිබේදැයි පරීක්ෂා කළ යුතුය.
අභ්‍යන්තර අනුක්‍රමික ලූප්බැක් සබල කරන්න	සක්‍රිය, අක්‍රිය කරන්න	අභ්‍යන්තර අනුක්‍රමික ලූප්බැක් තෝරන්න.
විධාන නාලිකාව සබල කරන්න	සක්‍රිය, අක්‍රිය කරන්න	විධාන නාලිකා රටාව තෝරන්න.

නාමාවලි ව්යුහය
F-ටයිල් JESD204C නිර්මාණය example නාමාවලි ජනනය කර ඇත fileනිර්මාණය සඳහා එස්amples.

රූපය 3. F-ටයිල් JESD204C සඳහා නාමාවලි ව්‍යුහය Intel Agilex Design Example

වගුව 7. නාමාවලිය Files

ෆෝල්ඩර	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
අනුකරණය / උපදේශක	modelsim_sim.tcl tb_top_waveform.do
අනුකරණය / සාරාංශය	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

නිර්මාණය අනුකරණය කිරීම Example Testbench

නිර්මාණය හිටපුample testbench ඔබේ ජනනය කළ නිර්මාණය අනුකරණය කරයි.

රූපය 4. ක්රියා පටිපාටිය

සැලසුම අනුකරණය කිරීම සඳහා, පහත පියවර අනුගමනය කරන්න:

1. වැඩ කරන නාමාවලිය වෙනස් කරන්නample_design_directory>/simulation/ .
2. විධාන රේඛාවේදී, simulation script ධාවනය කරන්න. පහත වගුවේ දැක්වෙන්නේ සහය දක්වන සිමියුලේටර් ක්‍රියාත්මක කිරීම සඳහා වන විධානයන්ය.

සිමියුලේටරය	විධානය
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUI නොමැතිව)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

සමාකරණය අවසන් වන්නේ ධාවනය සාර්ථක වූවාද නැද්ද යන්න දැක්වෙන පණිවිඩ සමඟිනි.

රූපය 5. සාර්ථක අනුකරණය
මෙම රූපය VCS සිමියුලේටරය සඳහා සාර්ථක සමාකරණ පණිවිඩය පෙන්වයි.

නිර්මාණය සම්පාදනය කිරීම Example

සම්පාදනය-එකම ex සම්පාදනය කිරීමටample ව්යාපෘතිය, මෙම පියවර අනුගමනය කරන්න:

1. සම්පාදනය නිර්මාණය සහතික කරන්න example පරම්පරාව සම්පූර්ණයි.
2. Intel Quartus Prime Pro සංස්කරණ මෘදුකාංගය තුළ, Intel Quartus Prime Pro සංස්කරණය ව්‍යාපෘතිය විවෘත කරන්නample_ design_ බහලුම>/ed/quartus.
3. සැකසුම් මෙනුවෙහි, Start Compilation ක්ලික් කරන්න.

F-ටයිල් JESD204C නිර්මාණය සඳහා සවිස්තරාත්මක විස්තරය Example

F-ටයිල් JESD204C නිර්මාණය example loopback මාදිලිය භාවිතයෙන් දත්ත ප්රවාහයේ ක්රියාකාරිත්වය පෙන්නුම් කරයි.
ඔබට ඔබ කැමති පරාමිති සැකසීම් නියම කළ හැකි අතර නිර්මාණය ex උත්පාදනය කළ හැකample.
නිර්මාණය හිටපුample ලබා ගත හැක්කේ Base සහ PHY ප්‍රභේද දෙකටම duplex මාදිලියේ පමණි. ඔබට Base only හෝ PHY පමණක් ප්‍රභේදය තෝරාගත හැක නමුත් IP විසින් නිර්මාණය ex උත්පාදනය කරනු ඇතampමූලික සහ PHY යන දෙකටම le.

සටහන:  සමහර ඉහළ දත්ත අනුපාත වින්‍යාස කිරීම් කාලය අසාර්ථක විය හැක. කාලය අසාර්ථක වීම වළක්වා ගැනීම සඳහා, F-Tile JESD204C Intel FPGA IP පරාමිති සංස්කාරකයේ වින්‍යාස පටිත්තෙහි පහළ රාමු ඔරලෝසු සංඛ්‍යාත ගුණකය (FCLK_MULP) අගය සඳහන් කිරීම සලකා බලන්න.

පද්ධති සංරචක

F-ටයිල් JESD204C නිර්මාණය example මඟින් පද්ධති කොන්සෝල සහාය ඇතිව හෝ නොමැතිව දෘඪ පාලන ඒකකය භාවිතා කරන මෘදුකාංග මත පදනම් වූ පාලන ප්‍රවාහයක් සපයයි.

නිර්මාණය හිටපුample අභ්‍යන්තර සහ බාහිර ලූප්බැක් මාදිලිවල ස්වයංක්‍රීය සබැඳියක් සක්‍රීය කරයි.

JTAG Avalon Master Bridge වෙත
ජේTAG Avalon Master Bridge වෙත මතක සිතියම්ගත F-Tile JESD204C IP වෙත ප්‍රවේශ වීමට සත්කාරක පද්ධතිය සහ J හරහා පර්යන්ත IP පාලනය සහ තත්ව රෙජිස්ටර් වෙත සම්බන්ධයක් සපයයි.TAG අතුරු මුහුණත.

රූපය 6. J සමඟ පද්ධතියTAG Avalon Master Bridge Core වෙත

සටහන:  පද්ධති ඔරලෝසුව J ට වඩා අවම වශයෙන් 2X වේගවත් විය යුතුයTAG ඔරලෝසුව. පද්ධති ඔරලෝසුව මෙම සැලසුමේ mgmt_clk (100MHz) වේample.

සමාන්තර I/O (PIO) හරය
Avalon අතුරුමුහුණත සමඟ සමාන්තර ආදාන/ප්‍රතිදාන (PIO) හරය Avalon මතක සිතියම්ගත වහල් තොටක් සහ සාමාන්‍ය කාර්ය I/O ports අතර මතක සිතියම්ගත අතුරු මුහුණතක් සපයයි. I/O ports on-chip user logic වෙත හෝ FPGA වලට බාහිර උපාංග වෙත සම්බන්ධ වන I/O පින් වෙත සම්බන්ධ වේ.

රූපය 7. Input Ports, Output Ports, සහ IRQ Support සහිත PIO Core
පෙරනිමියෙන්, වේදිකා නිර්මාණකරු සංරචකය බාධා සේවා රේඛාව (IRQ) අක්‍රීය කරයි.

PIO I/O ports ඉහළ මට්ටමේ HDL වෙත පවරා ඇත file (ආදාන වරායන් සඳහා io_ තත්ත්වය, ප්රතිදාන වරායන් සඳහා io_ පාලනය).

පහත වගුව මඟින් සංවර්ධන කට්ටලයේ DIP ස්විචය සහ LED වෙත තත්ත්වය සහ පාලන I/O ports සඳහා සංඥා සම්බන්ධතාව විස්තර කරයි.

වගුව 8. PIO Core I/O Ports

වරාය	ටිකක්	සංඥාව
පිටතට_තොට	0	USER_LED SPI වැඩසටහන්කරණය නිමයි
	31:1	වෙන් කර ඇත
In_port	0	USER_DIP අභ්‍යන්තර අනුක්‍රමික ලූප්බැක් අක්‍රිය = 1 මත = 0
	1	USER_DIP FPGA-උත්පාදනය කරන ලද SYSREF Off = 1 සබල කරන්න මත = 0
	31:2	වෙන් කර ඇත.

SPI මාස්ටර්
SPI ප්‍රධාන මොඩියුලය IP කැටලොග් සම්මත පුස්තකාලයේ සම්මත වේදිකා නිර්මාණකරු සංරචකයකි. මෙම මොඩියුලය බාහිර පරිවර්තක වින්‍යාස කිරීම පහසු කිරීම සඳහා SPI ප්‍රොටෝකෝලය භාවිතා කරයි (උදා.ample, ADC, DAC, සහ බාහිර ඔරලෝසු උත්පාදක) මෙම උපාංග තුළ ව්‍යුහගත ලියාපදිංචි අවකාශයක් හරහා.

SPI මාස්ටර් සතුව Avalon මාස්ටර් වෙත සම්බන්ධ වන Avalon මතක සිතියම්ගත අතුරු මුහුණතක් ඇත (JTAG Avalon master bridge වෙත) Avalon මතක සිතියම්ගත අන්තර් සම්බන්ධතාවය හරහා. SPI මාස්ටර් හට Avalon master වෙතින් වින්‍යාස උපදෙස් ලැබේ.

SPI ප්‍රධාන මොඩියුලය ස්වාධීන SPI වහලුන් 32ක් දක්වා පාලනය කරයි. SCLK බෝඩ් අනුපාතය 20 MHz (5 න් බෙදිය හැකි) වින්‍යාස කර ඇත.
මෙම මොඩියුලය 4-වයර්, 24-bit පළල අතුරු මුහුණතකට වින්‍යාස කර ඇත. Generate 3-Wire SPI මොඩියුල විකල්පය තෝරාගෙන තිබේ නම්, SPI මාස්ටර් හි 4-වයර් ප්‍රතිදානය 3-වයර් බවට පරිවර්තනය කිරීම සඳහා අමතර මොඩියුලයක් ක්ෂණිකව සකසනු ලැබේ.

IOPLL
IOPLL මඟින් frame_clk සහ link_clk ජනනය කිරීමට අවශ්‍ය ඔරලෝසුව ජනනය කරයි. PLL වෙත යොමු ඔරලෝසුව වින්‍යාසගත කළ හැකි නමුත් දත්ත අනුපාතය/සාධකය 33ට සීමා වේ.

• නිර්මාණය සඳහා example දත්ත අනුපාතය 24.33024 Gbps සඳහා සහය දක්වයි, frame_clk සහ link_clk සඳහා ඔරලෝසු අනුපාතය 368.64 MHz වේ.
• නිර්මාණය සඳහා example දත්ත අනුපාතය 32 Gbps සඳහා සහය දක්වයි, frame_clk සහ link_clk සඳහා ඔරලෝසු අනුපාතය 484.848 MHz වේ.

SYSREF ජනකය
SYSREF යනු F-Tile JESD204C අතුරුමුහුණත සහිත දත්ත පරිවර්තක සඳහා තීරණාත්මක කාල සංඥාවකි.

නිර්මාණයේ ඇති SYSREF ජනකය example භාවිතා කරනුයේ duplex JESD204C IP සම්බන්ධක ආරම්භක ආදර්ශන අරමුණ සඳහා පමණි. JESD204C subclass 1 පද්ධති මට්ටමේ යෙදුම තුළ, ඔබ උපාංග ඔරලෝසුව ලෙස එකම මූලාශ්‍රයෙන් SYSREF ජනනය කළ යුතුය.

F-Tile JESD204C IP සඳහා, SYSREF පාලන ලේඛනයේ SYSREF ගුණකය (SYSREF_MULP) මඟින් SYSREF කාල සීමාව නිර්වචනය කරයි, එය E පරාමිතියෙහි n-පූර්ණ ගුණාකාර වේ.

ඔබ E*SYSREF_MULP ≤16 සහතික කළ යුතුය. උදාහරණයක් ලෙසample, E=1 නම්, SYSREF_MULP සඳහා නීතිමය සැකසුම 1-16 තුළ විය යුතු අතර, E=3 නම්, SYSREF_MULP සඳහා නීතිමය සැකසුම 1-5 තුළ විය යුතුය.

සටහන:  ඔබ පරාසයෙන් පිටත SYSREF_MULP එකක් සකසන්නේ නම්, SYSREF උත්පාදක යන්ත්රය SYSREF_MULP=1 ලෙස සැකසුම සවි කරයි.
ඔබට SYSREF වර්ගය එක්-වෙඩි ස්පන්දනයක්, ආවර්තිතා හෝ පරතරයක් සහිත ආවර්තිතා එකක් වීමට අවශ්‍යද යන්න Ex හරහා ඔබට තේරිය හැක.ample නිර්මාණ පටිත්ත F-Tile JESD204C Intel FPGA IP පරාමිති සංස්කාරකයේ.

වගුව 9. Examples of Periodic and Gapped Periodic SYSREF කවුන්ටරය

E	SYSREF_MULP	SYSREF කාල සීමාව (E*SYSREF_MULP* 32)	රාජකාරි සයිකල්	විස්තරය
1	1	32	1..31 (වැඩසටහන්ගත කළ හැකි)	ගැප්ඩ් ආවර්තිතා
1	1	32	16 (ස්ථාවර)	කාලානුරූපී
1	2	64	1..63 (වැඩසටහන්ගත කළ හැකි)	ගැප්ඩ් ආවර්තිතා
1	2	64	32 (ස්ථාවර)	කාලානුරූපී
1	16	512	1..511 (වැඩසටහන්ගත කළ හැකි)	ගැප්ඩ් ආවර්තිතා
1	16	512	256 (ස්ථාවර)	කාලානුරූපී
2	3	19	1..191 (වැඩසටහන්ගත කළ හැකි)	ගැප්ඩ් ආවර්තිතා
2	3	192	96 (ස්ථාවර)	කාලානුරූපී
2	8	512	1..511 (වැඩසටහන්ගත කළ හැකි)	ගැප්ඩ් ආවර්තිතා
2	8	512	256 (ස්ථාවර)	කාලානුරූපී
2	9 (නීති විරෝධී)	64	32 (ස්ථාවර)	ගැප්ඩ් ආවර්තිතා
2	9 (නීති විරෝධී)	64	32 (ස්ථාවර)	කාලානුරූපී

 

වගුව 10. SYSREF පාලන ලේඛන
රෙජිස්ටර් සැකසුම ඔබ කලින් නිර්මාණය කරන විට සඳහන් කළ සිටුවමට වඩා වෙනස් නම් ඔබට SYSREF පාලන ලේඛන ගතිකව නැවත සකස් කළ හැක.ample. F-Tile JESD204C Intel FPGA IP යළි පිහිටුවීමෙන් ඉවත් වීමට පෙර SYSREF රෙජිස්ටර් වින්‍යාස කරන්න. ඔබ හරහා බාහිර SYSREF ජනකය තෝරා ගන්නේ නම්
sysref_ctrl[7] රෙජිස්ටර් බිට්, ඔබට SYSREF වර්ගය, ගුණකය, රාජකාරි චක්‍රය සහ අදියර සඳහා සැකසුම් නොසලකා හැරිය හැක.

බිටු	පෙරනිමි අගය	විස්තරය
sysref_ctrl[1:0]	2'b00: එක්-වෙඩි 2'b01: ආවර්තිතා 2'b10: ගැප්ඩ් ආවර්තිතා	SYSREF වර්ගය. පෙරනිමි අගය SYSREF මාදිලියේ සැකසුම මත රඳා පවතී Example නිර්මාණය F-Tile JESD204C Intel FPGA IP පරාමිති සංස්කාරකයේ ටැබය.
sysref_ctrl[6:2]	5'b00001	SYSREF ගුණකය. මෙම SYSREF_MULP ක්ෂේත්‍රය ආවර්තිතා සහ පරතරය-ආවර්තිතා SYSREF වර්ගයට අදාළ වේ. F-Tile JESD1C IP යලි පිහිටුවීමෙන් ඉවත් වීමට පෙර E*SYSREF_MULP අගය 16 සිට 204 දක්වා බව සහතික කිරීමට ඔබ ගුණක අගය වින්‍යාසගත කළ යුතුය. E*SYSREF_MULP අගය මෙම පරාසයෙන් බැහැර නම්, ගුණක අගය 5'b00001 වෙත පෙරනිමි වේ.
sysref_ctrl[7]	ද්විත්ව දත්ත මාර්ගය: 1'b1 Simplex TX හෝ RX දත්ත මාර්ගය: 1'b0	SYSREF තෝරන්න. පෙරනිමි අගය Ex හි දත්ත මාර්ග සැකසීම මත රඳා පවතීample නිර්මාණ පටිත්ත F-Tile JESD204C Intel FPGA IP පරාමිති සංස්කාරකයේ. 0: Simplex TX හෝ RX (බාහිර SYSREF) 1: ඩුප්ලෙක්ස් (අභ්‍යන්තර SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF වර්ගය ආවර්තිතා හෝ පරතරය ආවර්තිතා වන විට SYSREF රාජකාරි චක්‍රය. F-Tile JESD204C IP යළි පිහිටුවීමෙන් ඉවත් වීමට පෙර ඔබ රාජකාරි චක්‍රය වින්‍යාස කළ යුතුය. උපරිම අගය = (E*SYSREF_MULP*32)-1 උදාampලෙ: 50% රාජකාරි චක්‍රය = (E*SYSREF_MULP*32)/2 ඔබ මෙම රෙජිස්ටර් ක්ෂේත්‍රය වින්‍යාස නොකරන්නේ නම්, හෝ ඔබ ලියාපදිංචි ක්ෂේත්‍රය අවසර දී ඇති උපරිම අගයට වඩා 50 හෝ ඊට වැඩි ගණනකට වින්‍යාස කළහොත් තීරුබදු චක්‍රය 0% දක්වා පෙරනිමි වේ.
sysref_ctrl[17]	1'b0	SYSREF වර්ගය එක පහරක් වන විට අතින් පාලනය. SYSREF සංඥාව ඉහළට සැකසීමට 1 ලියන්න. SYSREF සංඥාව අඩු කිරීමට 0 ලියන්න. SYSREF ස්පන්දනයක් එක්-වෙඩි ආකාරයෙන් සෑදීමට ඔබ 1 පසුව 0 ලිවිය යුතුය.
sysref_ctrl[31:18]	22'h0	වෙන් කර ඇත.

අනුක්‍රමික නැවත සකසන්න
මෙම නිර්මාණය හිටපුample reset sequencers දෙකකින් සමන්විත වේ:

• අනුක්‍රමය 0 යළි පිහිටුවන්න—TX/RX Avalon streaming domain, Avalon memory-mapped domain, core PLL, TX PHY, TX core, සහ SYSREF generator වෙත යළි පිහිටුවීම හසුරුවන්න.
• අනුපිළිවෙල 1 යළි පිහිටුවන්න—RX PHY සහ RX Core වෙත යළි පිහිටුවීම හසුරුවන්න.

3-වයර් SPI
මෙම මොඩියුලය SPI අතුරුමුහුණත 3-වයර් බවට පරිවර්තනය කිරීම සඳහා විකල්ප වේ.

පද්ධතිය PLL
F-tile මත පුවරු පද්ධති PLL තුනක් ඇත. මෙම පද්ධති PLLs දෘඪ IP (MAC, PCS, සහ FEC) සහ EMIB හරස් කිරීම සඳහා මූලික ඔරලෝසු මූලාශ්‍රය වේ. මෙයින් අදහස් කරන්නේ, ඔබ පද්ධති PLL ඔරලෝසු මාදිලිය භාවිතා කරන විට, බ්ලොක් PMA ඔරලෝසුව මගින් ඔරලෝසු නොකරන අතර FPGA හරයෙන් එන ඔරලෝසුවක් මත රඳා නොපවතින බවයි. සෑම PLL පද්ධතියක්ම ජනනය කරන්නේ එක් සංඛ්‍යාත අතුරුමුහුණතකට සම්බන්ධ ඔරලෝසුව පමණි. උදාහරණයක් ලෙසample, ඔබට එක් අතුරු මුහුණතක් 1 GHz සහ 500 MHz දී එක් අතුරු මුහුණතක් ධාවනය කිරීමට පද්ධති PLL දෙකක් අවශ්‍ය වේ. PLL පද්ධතියක් භාවිතා කිරීමෙන් ඔබට අසල්වැසි මංතීරුවකට බලපාන මංතීරු ඔරලෝසු වෙනසක් නොමැතිව සෑම මංතීරුවක්ම ස්වාධීනව භාවිතා කිරීමට ඉඩ සලසයි.
සෑම PLL පද්ධතියකටම FGT යොමු ඔරලෝසු අටෙන් ඕනෑම එකක් භාවිතා කළ හැක. පද්ධති PLL වලට යොමු ඔරලෝසුවක් බෙදා ගැනීමට හෝ විවිධ යොමු ඔරලෝසු තිබිය හැක. සෑම අතුරුමුහුණතකටම එය භාවිතා කරන PLL පද්ධතිය තෝරාගත හැක, නමුත්, තෝරාගත් පසු, එය ස්ථාවර වේ, ගතික ප්‍රතිසංවිධානය භාවිතයෙන් නැවත සකස් කළ නොහැක.

අදාළ තොරතුරු
F-ටයිල් ගෘහ නිර්මාණ ශිල්පය සහ PMA සහ FEC සෘජු PHY IP පරිශීලක මාර්ගෝපදේශය

Intel Agilex F-tile උපාංගවල පද්ධතිය PLL ඔරලෝසු මාදිලිය පිළිබඳ වැඩි විස්තර.

රටා උත්පාදක යන්ත්රය සහ පරීක්ෂක
දත්ත s නිර්මාණය කිරීම සඳහා රටා උත්පාදක යන්ත්රය සහ පරීක්ෂකය ප්රයෝජනවත් වේamples සහ පරීක්ෂණ අරමුණු සඳහා අධීක්ෂණය.
වගුව 11. සහාය දක්වන රටා උත්පාදක යන්ත්රය

රටා උත්පාදක යන්ත්රය	විස්තරය
PRBS රටා උත්පාදක යන්ත්රය	F-ටයිල් JESD204C නිර්මාණය example PRBS රටා උත්පාදක යන්ත්රය පහත බහුපද මට්ටමට සහය දක්වයි: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp රටා උත්පාදක යන්ත්රය	ආර්amp සෑම පසු s සඳහාම රටා අගය 1 කින් වැඩි වේample උත්පාදක පළල N සමග, සහ s හි සියලුම බිටු විට 0 දක්වා පෙරළේample යනු 1. r සබල කරන්නamp ED පාලන බ්ලොක් එකේ tst_ctl ලේඛනයේ 1 සිට බිට් 2 දක්වා ලිවීමෙන් රටා උත්පාදක යන්ත්රය.
විධාන නාලිකාව ආර්amp රටා උත්පාදක යන්ත්රය	F-ටයිල් JESD204C නිර්මාණය example විධාන නාලිකාව r සඳහා සහය දක්වයිamp මංතීරුවකට රටා ජනකය. ආර්amp විධාන වචන බිටු 1කට 6 බැගින් රටා අගය වැඩි කරයි. ආරම්භක බීජය සියලු මංතීරු හරහා වර්ධක රටාවකි.

වගුව 12. සහාය දක්වන රටා පරීක්ෂක

රටා පරීක්ෂක	විස්තරය
PRBS රටා පරීක්ෂක	F-Tile JESD204C IP ඩෙස්ක් එක පෙළගැස්ම ලබා ගන්නා විට රටා පරීක්ෂකයේ ඇති ස්ක්‍රම්බ්ලිං බීජ ස්වයං-සමමුහුර්ත වේ. රටා පරීක්‍ෂකයට ස්ක්‍රම්බල් බීජය ස්වයං-සමමුහුර්ත කිරීම සඳහා අෂ්ටක 8ක් අවශ්‍ය වේ.
Ramp රටා පරීක්ෂක	පළමු වලංගු දත්ත sampඑක් එක් පරිවර්තකය සඳහා le (M) r හි ආරම්භක අගය ලෙස පටවනු ලැබේamp රටාව. පසුකාලීන දත්ත එස්amples අගයන් සෑම ඔරලෝසු චක්‍රයකම උපරිමය දක්වා 1 කින් වැඩි විය යුතු අතර පසුව 0 දක්වා පෙරළිය යුතුය.

රටා පරීක්ෂක	විස්තරය
	උදාහරණයක් ලෙසample, S=1, N=16 සහ WIDTH_MULP = 2 විට, පරිවර්තකයක දත්ත පළල S * WIDTH_MULP * N = 32. උපරිම දත්ත sample අගය 0xFFFF වේ. ආර්amp රටා පරීක්ෂකය සියලු පරිවර්තක හරහා සමාන රටා ලැබෙන බව තහවුරු කරයි.
විධාන නාලිකාව ආර්amp රටා පරීක්ෂක	F-ටයිල් JESD204C නිර්මාණය example විධාන නාලිකාව r සඳහා සහය දක්වයිamp රටා පරීක්ෂක. ලැබුණු පළමු විධාන වචනය (බිටු 6) ආරම්භක අගය ලෙස පටවනු ලැබේ. එකම මංතීරුවේ පසුව එන විධාන වචන 0x3F දක්වා වැඩි වී 0x00 දක්වා පෙරළිය යුතුය. විධාන නාලිකාව ආර්amp r සඳහා රටා පරීක්ෂක චෙක්පත්amp සියලුම මංතීරු හරහා රටා.

F-ටයිල් JESD204C TX සහ RX IP
මෙම නිර්මාණය හිටපුample මඟින් ඔබට එක් එක් TX/RX සිම්ප්ලෙක්ස් මාදිලියේ හෝ ද්විත්ව මාදිලියේ වින්‍යාස කිරීමට ඉඩ සලසයි.
Duplex වින්‍යාසයන් අභ්‍යන්තර හෝ බාහිර අනුක්‍රමික ලූප්බැක් භාවිතයෙන් IP ක්‍රියාකාරීත්වය නිරූපණය කිරීමට ඉඩ දෙයි. IP පාලනයට සහ තත්ව නිරීක්ෂණයට ඉඩ දීම සඳහා IP තුළ ඇති CSR ප්‍රශස්ත කර නැත.

F-ටයිල් JESD204C Design Example Clock සහ Reset කරන්න

F-ටයිල් JESD204C නිර්මාණය example සතුව ඔරලෝසු කට්ටලයක් සහ සංඥා යළි පිහිටුවීමේ ඇත.

වගුව 13.නිර්මාණ Example ඔරලෝසු

ඔරලෝසු සංඥාව	දිශාව	විස්තරය
mgmt_clk	ආදානය	100 MHz සංඛ්‍යාතයක් සහිත LVDS අවකල ඔරලෝසුව.
refclk_xcvr	ආදානය	දත්ත අනුපාතය/සාධකය 33 සංඛ්‍යාතය සහිත සම්ප්‍රේෂක යොමු ඔරලෝසුව.
refclk_core	ආදානය	සමාන සංඛ්‍යාතයක් සහිත මූලික යොමු ඔරලෝසුව refclk_xcvr.
in_sysref	ආදානය	SYSREF සංඥාව. උපරිම SYSREF සංඛ්‍යාතය දත්ත අනුපාතය/(66x32xE) වේ.
sysref_out	ප්රතිදානය
txlink_clk rxlink_clk	අභ්යන්තර	දත්ත අනුපාතය/66 සංඛ්‍යාතය සහිත TX සහ RX සබැඳි ඔරලෝසුව.
txframe_clk rxframe_clk	අභ්යන්තර	දත්ත අනුපාතය/33 සංඛ්‍යාත සහිත TX සහ RX රාමු ඔරලෝසුව (FCLK_MULP=2) දත්ත අනුපාතය/66 සංඛ්‍යාත සහිත TX සහ RX රාමු ඔරලෝසුව (FCLK_MULP=1)
tx_fclk rx_fclk	අභ්යන්තර	දත්ත අනුපාතය/66 සංඛ්‍යාත සහිත TX සහ RX අදියර ඔරලෝසුව (FCLK_MULP=2) FCLK_MULP=1 විට TX සහ RX අදියර ඔරලෝසුව සෑම විටම ඉහළයි (1'b1)
spi_SCLK	ප්රතිදානය	20 MHz සංඛ්‍යාතයක් සහිත SPI baud rate ඔරලෝසුව.

ඔබ නිර්මාණය පූරණය කරන විට example FPGA උපාංගයක් තුලට, අභ්‍යන්තර ninit_done සිදුවීමක් මගින් JTAG Avalon Master පාලමට අනෙකුත් සියලුම කොටස් මෙන්ම නැවත සැකසීමේ ඇත.

txlink_clk සහ rxlink_clk ඔරලෝසු සඳහා චේතනාන්විත අසමමුහුර්ත සම්බන්ධතා එන්නත් කිරීමට SYSREF උත්පාදක යන්ත්රය එහි ස්වාධීන යළි පිහිටුවීමක් ඇත. බාහිර ඔරලෝසු චිපයකින් SYSREF සංඥාව අනුකරණය කිරීමේදී මෙම ක්‍රමය වඩාත් පුළුල් වේ.

වගුව 14. නිර්මාණ Example Resets

සංඥාව යළි පිහිටුවන්න	දිශාව	විස්තරය
ගෝලීය_rst_n	ආදානය	J හැර අනෙකුත් සියලුම බ්ලොක් සඳහා තල්ලු බොත්තම ගෝලීය යළි පිහිටුවීමTAG Avalon Master පාලම වෙත.
ninit_done	අභ්යන්තර	J සඳහා Reset Release IP වෙතින් ප්‍රතිදානයTAG Avalon Master පාලම වෙත.
edctl_rst_n	අභ්යන්තර	ED Control block එක Reset කරන්නේ JTAG Avalon Master පාලම වෙත. hw_rst සහ global_rst_n ports ED Control block එක නැවත සකසන්නේ නැත.
hw_rst	අභ්යන්තර	ED Control block හි rst_ctl ලේඛනයට ලිවීමෙන් hw_rst තහවුරු කර ප්‍රතික්ෂේප කරන්න. mgmt_rst_in_n hw_rst ප්‍රකාශ කරන විට ප්‍රකාශ කරයි.
mgmt_rst_in_n	අභ්යන්තර	විවිධ IP වල Avalon මතක සිතියම්ගත අතුරුමුහුණත් සහ යළි පිහිටුවීමේ අනුක්‍රමික ආදාන සඳහා යළි පිහිටුවන්න:  F-Tile JESD20C IP duplex Native PHY සඳහා j204c_reconfig_reset SPI මාස්ටර් සඳහා spi_rst_n PIO තත්ත්වය සහ පාලනය සඳහා pio_rst_n reset_in0 port of reset sequencer 0 සහ 1 ගෝලීය_rst_n, hw_rst, හෝ edctl_rst_n port mgmt_rst_in_n මත යළි පිහිටුවීම තහවුරු කරයි.
sysref_rst_n	අභ්යන්තර	0 reset_out2 port reset sequencer භාවිතයෙන් ED Control block හි SYSREF generator block සඳහා යළි සකසන්න. යළි පිහිටුවීමේ අනුක්‍රමික 0 reset_out2 තොට හරය PLL අගුලු දමා ඇත්නම් යළි පිහිටුවීම විසන්ධි කරයි.
core_pll_rst	අභ්යන්තර	reset sequencer 0 reset_out0 port හරහා Core PLL නැවත සකසයි. mgmt_rst_in_n යළි පිහිටුවීම තහවුරු කළ විට මූලික PLL යළි සකසයි.
j204c_tx_avs_rst_n	අභ්යන්තර	Reset sequencer 204 හරහා F-Tile JESD0C TX Avalon මතක සිතියම්ගත කළ අතුරු මුහුණත යළි සකසයි. mgmt_rst_in_n ප්‍රකාශ කළ විට TX Avalon මතක සිතියම් කළ අතුරු මුහුණත ප්‍රකාශ කරයි.
j204c_rx_avs_rst_n	අභ්යන්තර	Reset sequencer හරහා F-Tile JESD204C TX Avalon මතක සිතියම්ගත අතුරු මුහුණත යළි සකසයි 1. mgmt_rst_in_n ප්‍රකාශ කළ විට RX Avalon මතක සිතියම් කළ අතුරු මුහුණත ප්‍රකාශ කරයි.
j204c_tx_rst_n	අභ්යන්තර	F-Tile JESD204C TX සබැඳිය සහ txlink_clk, සහ txframe_clk, වසම්වල ප්‍රවාහන ස්ථර නැවත සකසයි. reset sequencer 0 reset_out5 port reset j204c_tx_rst_n. හරය PLL අගුලු දමා තිබේ නම්, tx_pma_ready සහ tx_ready සංඥා ප්‍රත්‍යක්ෂ කළහොත් මෙම යළි පිහිටුවීම අක්‍රිය වේ.
j204c_rx_rst_n	අභ්යන්තර	F-Tile JESD204C RX සබැඳිය සහ ප්‍රවාහන ස්ථර, rxlink_clk, සහ rxframe_clk වසම් නැවත සකසයි.

සංඥාව යළි පිහිටුවන්න	දිශාව	විස්තරය
		reset sequencer 1 reset_out4 port reset j204c_rx_rst_n. හරය PLL අගුලු දමා ඇත්නම්, rx_pma_ready සහ rx_ready සංඥා ප්‍රත්‍යක්ෂ කළහොත් මෙම යළි පිහිටුවීම අක්‍රිය වේ.
j204c_tx_rst_ack_n	අභ්යන්තර	j204c_tx_rst_n සමඟ හෑන්ඩ්ෂේක් සංඥාව යළි පිහිටුවන්න.
j204c_rx_rst_ack_n	අභ්යන්තර	j204c_rx_rst_n සමඟ හෑන්ඩ්ෂේක් සංඥාව යළි පිහිටුවන්න.

රූපය 8. නිර්මාණ Ex සඳහා කාල සටහනample Resets

F-ටයිල් JESD204C Design Example සංඥා

වගුව 15. පද්ධති අතුරුමුහුණත් සංඥා

සංඥාව	දිශාව	විස්තරය
ඔරලෝසු සහ යළි පිහිටුවීම
mgmt_clk	ආදානය	පද්ධති කළමනාකරණය සඳහා 100 MHz ඔරලෝසුව.
refclk_xcvr	ආදානය	F-tile UX QUAD සහ System PLL සඳහා යොමු ඔරලෝසුව. දත්ත අනුපාතය/සාධකය 33 ට සමාන වේ.
refclk_core	ආදානය	Core PLL යොමු ඔරලෝසුව. refclk_xcvr ලෙස එකම ඔරලෝසු සංඛ්‍යාතය යොදයි.
in_sysref	ආදානය	JESD204C උපපංතිය 1 ක්‍රියාත්මක කිරීම සඳහා බාහිර SYSREF උත්පාදකයෙන් SYSREF සංඥාව.
sysref_out	ප්රතිදානය	JESD204C උපපංතිය 1 ක්‍රියාත්මක කිරීම සඳහා SYSREF සංඥාව FPGA උපාංගය විසින් නිර්මාණය කරන ලද example සබැඳිය ආරම්භ කිරීමේ අරමුණ පමණි.

 

සංඥාව	දිශාව	විස්තරය
SPI
spi_SS_n[2:0]	ප්රතිදානය	සක්‍රීය අඩු, SPI වහල් තේරීම් සංඥාව.
spi_SCLK	ප්රතිදානය	SPI අනුක්‍රමික ඔරලෝසුව.
spi_sdio	ආදාන/ප්‍රතිදානය	ස්වාමියාගේ සිට බාහිර වහල් දක්වා දත්ත ප්‍රතිදානය කරන්න. බාහිර වහල් සිට ස්වාමියා දක්වා දත්ත ඇතුලත් කරන්න.

සංඥාව	දිශාව	විස්තරය
සටහන:Generate 3-Wire SPI මොඩියුල විකල්පය සක්‍රීය කළ විට.
spi_MISO සටහන: Generate 3-Wire SPI මොඩියුල විකල්පය සක්‍රීය කර නොමැති විට.	ආදානය	බාහිර වහල් සිට SPI මාස්ටර් වෙත දත්ත ඇතුළත් කරන්න.
spi_MOSI සටහන: Generate 3-Wire SPI මොඩියුල විකල්පය සක්‍රීය කර නොමැති විට.	ප්රතිදානය	SPI මාස්ටර් සිට බාහිර වහල් වෙත දත්ත ප්‍රතිදානය කරන්න.

 

සංඥාව	දිශාව	විස්තරය
ADC / DAC
tx_serial_data[LINK*L-1:0]	ප්රතිදානය	DAC වෙත වෙනස්වන අධිවේගී අනුක්‍රමික ප්‍රතිදාන දත්ත. ඔරලෝසුව අනුක්‍රමික දත්ත ප්‍රවාහයේ තැන්පත් කර ඇත.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	ආදානය	ADC වෙතින් වෙනස්වන අධිවේගී අනුක්‍රමික ආදාන දත්ත. ඔරලෝසුව අනුක්‍රමික දත්ත ප්‍රවාහයෙන් ප්‍රතිසාධනය කර ඇත.
rx_serial_data_n[LINK*L-1:0]

 

සංඥාව	දිශාව	විස්තරය
පොදු කාර්ය I/O
user_led[3:0]	ප්රතිදානය	පහත සඳහන් කොන්දේසි සඳහා තත්ත්වය පෙන්නුම් කරයි: [0]: SPI වැඩසටහන්කරණය සිදු කර ඇත [1]: TX සම්බන්ධක දෝෂයකි [2]: RX සම්බන්ධක දෝෂයකි [3]: Avalon ප්‍රවාහ දත්ත සඳහා රටා පරීක්ෂක දෝෂය
user_dip[3:0]	ආදානය	පරිශීලක මාදිලියේ DIP මාරු ආදානය: [0]: අභ්‍යන්තර අනුක්‍රමික ලූප්බැක් සබල කරන්න [1]: FPGA-ජනනය කරන ලද SYSREF සක්‍රීය කරන්න [3:2]: වෙන් කර ඇත

 

සංඥාව	දිශාව	විස්තරය
කලාපයෙන් පිටත (OOB) සහ තත්ත්වය
rx_patchk_data_error[LINK-1:0]	ප්රතිදානය	මෙම සංඥාව තහවුරු කරන විට, රටා පරීක්ෂකයා දෝෂයක් අනාවරණය කර ඇති බව පෙන්නුම් කරයි.
rx_link_error[LINK-1:0]	ප්රතිදානය	මෙම සංඥාව තහවුරු කරන විට, එය JESD204C RX IP විසින් බාධාවක් තහවුරු කර ඇති බව පෙන්නුම් කරයි.
tx_link_error[LINK-1:0]	ප්රතිදානය	මෙම සංඥාව තහවුරු කරන විට, එය JESD204C TX IP විසින් බාධාවක් තහවුරු කර ඇති බව පෙන්නුම් කරයි.
emb_lock_out	ප්රතිදානය	මෙම සංඥාව ප්‍රකාශ කරන විට, එය JESD204C RX IP EMB අගුල ලබාගෙන ඇති බව පෙන්නුම් කරයි.
sh_lock_out	ප්රතිදානය	මෙම සංඥාව තහවුරු කරන විට, එය JESD204C RX IP සමමුහුර්ත ශීර්ෂය අගුලු දමා ඇති බව පෙන්නුම් කරයි.

 

සංඥාව	දිශාව	විස්තරය
Avalon Streaming
rx_avst_valid[LINK-1:0]	ආදානය	පරිවර්තකය s යන්න පෙන්නුම් කරයිampයෙදුම් ස්ථරයට le දත්ත වලංගු හෝ වලංගු නොවේ. 0: දත්ත වලංගු නොවේ 1: දත්ත වලංගු වේ
rx_avst_data[(මුළු_SAMPලෙ*න)-1:0 ]	ආදානය	පරිවර්තකය එස්ample දත්ත යෙදුම් ස්ථරයට.

F-ටයිල් JESD204C Design Example පාලන රෙජිස්ටර්

F-ටයිල් JESD204C නිර්මාණය exampLE රෙජිස්ටර් ED Control block භාවිතා කරයි byte-addressing (bits 32).

වගුව 16. නිර්මාණ Exampලිපින සිතියම
මෙම 32-bit ED Control block Registers mgmt_clk වසමේ ඇත.

සංරචකය	ලිපිනය
F-ටයිල් JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-ටයිල් JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI පාලනය	0x0102_0000 – 0x0102_001F
PIO පාලනය	0x0102_0020 – 0x0102_002F
PIO තත්ත්වය	0x0102_0040 – 0x0102_004F
අනුක්‍රමික 0 යළි පිහිටුවන්න	0x0102_0100 – 0x0102_01FF
අනුක්‍රමික 1 යළි පිහිටුවන්න	0x0102_0200 – 0x0102_02FF
ED පාලනය	0x0102_0400 – 0x0102_04FF
F-ටයිල් JESD204C IP සම්ප්‍රේෂකය PHY Reconfig	0x0200_0000 – 0x023F_FFFF

වගුව 17. ලියාපදිංචි ප්රවේශ වර්ගය සහ අර්ථ දැක්වීම
මෙම වගුව Intel FPGA IP සඳහා ලියාපදිංචි ප්‍රවේශ වර්ගය විස්තර කරයි.

ප්රවේශ වර්ගය	අර්ථ දැක්වීම
RO/V	මෘදුකාංග කියවීමට පමණි (ලිවීමට බලපෑමක් නැත). අගය වෙනස් විය හැක.
RW	මෘදුකාංගය වත්මන් බිට් අගය කියවා ආපසු ලබා දෙයි. මෘදුකාංගය ලියා බිට් එක අවශ්‍ය අගයට සකසයි.
RW1C	මෘදුකාංගය වත්මන් බිට් අගය කියවා ආපසු ලබා දෙයි. මෘදුකාංගය 0 ලියන අතර කිසිදු බලපෑමක් නැත. දෘඪාංග මගින් බිට් එක 1 ට සකසා ඇත්නම් මෘදුකාංගය 0 ලියන අතර බිට් එක 1 ට ඉවත් කරයි. දෘඪාංග බිට් එක 1 ට සකසයි. දෘඪාංග කට්ටලයට වඩා පැහැදිලි මෘදුකාංගයට ඉහළ ප්‍රමුඛතාවයක් ඇත.

වගුව 18. ED පාලන ලිපින සිතියම

ඕෆ්සෙට්	නම ලියාපදිංචි කරන්න
0x00	rst_ctl
0x04	rst_sts0
දිගටම…

ඕෆ්සෙට්	නම ලියාපදිංචි කරන්න
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8 සී	tst_err0

වගුව 19. ED Control Block Control සහ Status Registers

බයිට් ඕෆ්සෙට්	ලියාපදිංචි කරන්න	නම	ප්රවේශය	යළි පිහිටුවන්න	විස්තරය
0x00	rst_ctl	rst_assert	RW	0x0	පාලනය යළි පිහිටුවන්න. [0]: යළි පිහිටුවීම තහවුරු කිරීමට 1 ලියන්න. (hw_rst) යළි පිහිටුවීම ප්‍රතිස්ථාපනය කිරීමට නැවත 0 ලියන්න. [31:1]: වෙන් කර ඇත.
0x04	rst_sts0	rst_තත්ත්වය	RO/V	0x0	තත්ත්වය යළි පිහිටුවන්න. [0]: Core PLL අගුලු දැමූ තත්ත්වය. [31:1]: වෙන් කර ඇත.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	අභ්‍යන්තර හෝ බාහිර SYSREF උත්පාදක සඳහා SYSREF දාර හඳුනාගැනීමේ තත්ත්වය. [0]: 1 හි අගය උපපංතිය 1 මෙහෙයුම සඳහා SYSREF ඉහල යන දාරයක් අනාවරණය කර ඇති බව පෙන්නුම් කරයි. නව SYSREF දාර හඳුනාගැනීම සබල කිරීමට මෙම බිට් ඉවත් කිරීමට මෘදුකාංගය 1 ලිවිය හැක. [31:1]: වෙන් කර ඇත.
0x40	sysref_ctl	sysref_contr ol	RW	ද්විත්ව දත්ත මාර්ගය එක්-වෙඩි: 0x00080	SYSREF පාලනය. වෙත යොමු කරන්න වගුව 10 මෙම ලේඛනයේ භාවිතය පිළිබඳ වැඩි විස්තර සඳහා 17 පිටුවේ.
				කාලානුරූපී:	සටහන: යළි පිහිටුවීමේ අගය රඳා පවතී
				0x00081	SYSREF වර්ගය සහ F-ටයිල්
				පරතරය - ආවර්තිතා:	JESD204C IP දත්ත මාර්ග පරාමිති සැකසුම්.
				0x00082
				TX හෝ RX දත්ත
				මාර්ගය
				එක පහර:
				0x00000
				කාලානුරූපී:
				0x00001
				පරතරය -
				ආවර්තිතා:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF තත්ත්වය. මෙම ලේඛනයේ අභ්‍යන්තර SYSREF උත්පාදකයේ නවතම SYSREF කාල සීමාව සහ රාජකාරි චක්‍ර සැකසුම් අඩංගු වේ. වෙත යොමු කරන්න වගුව 9 SYSREF කාල සීමාව සහ රාජකාරි චක්‍රයේ නීතිමය වටිනාකම සඳහා 16 පිටුවේ.
දිගටම…

බයිට් ඕෆ්සෙට්	ලියාපදිංචි කරන්න	නම	ප්රවේශය	යළි පිහිටුවන්න	විස්තරය
					[8:0]: SYSREF කාලය. අගය 0xFF වන විට, the SYSREF කාලය = 255 අගය 0x00 නම්, SYSREF කාල සීමාව = 256. [17:9]: SYSREF රාජකාරි චක්‍රය. [31:18]: වෙන් කර ඇත.
0x80	tst_ctl	tst_control	RW	0x0	පරීක්ෂණ පාලනය. රටා උත්පාදක යන්ත්රය සහ පරීක්ෂකය සඳහා විවිධ පරීක්ෂණ රටා සක්රිය කිරීමට මෙම ලේඛනය භාවිතා කරන්න. [1:0] = වෙන් කළ ක්ෂේත්‍රය [2] = ආර්amp_test_ctl 1'b0 = PRBS රටා උත්පාදක යන්ත්‍රය සහ පරීක්ෂකය සක්‍රීය කරයි 1'b1 = r සබල කරයිamp රටා උත්පාදක යන්ත්රය සහ පරීක්ෂක [31:3]: වෙන් කර ඇත.
0x8 සී	tst_err0	tst_error	RW1C	0x0	සබැඳිය 0 සඳහා දෝෂ ධජය. බිට් එක 1'b1 වූ විට, එයින් දෝෂයක් සිදුවී ඇති බව පෙන්නුම් කරයි. දෝෂ ධජය ඉවත් කිරීම සඳහා ඔබ අදාළ බිට් එකට 1'b1 ලිවීමට පෙර දෝෂය විසඳා ගත යුතුය. [0] = රටා පරීක්ෂක දෝෂය [1] = tx_link_error [2] = rx_link_error [3] = විධාන රටා පරීක්ෂක දෝෂය [31:4]: වෙන් කර ඇත.

F-Tile JESD204C Intel FPGA IP Design Ex සඳහා ලේඛන සංශෝධන ඉතිහාසයample පරිශීලක මාර්ගෝපදේශය

ලේඛන අනුවාදය	Intel Quartus Prime අනුවාදය	IP අනුවාදය	වෙනස්කම්
2021.10.11	21.3	1.0.0	මුල් නිකුතුව.

ලේඛන / සම්පත්

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] පරිශීලක මාර්ගෝපදේශය F-ටයිල් JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

යොමු කිරීම්

• පරිශීලක අත්පොත