F-Tile JESD204C Intel FPGA IP dizajn Example

O F-Tile JESD204C Intel® FPGA IP Design Example Korisnički priručnik

Ovaj korisnički priručnik pruža značajke, upute za korištenje i detaljan opis dizajna nprampdatoteke za F-Tile JESD204C Intel® FPGA IP koji koristi Intel Agilex™ uređaje.

Predviđena publika

Ovaj dokument je namijenjen za:

• Dizajner za odabir IP-a tijekom faze planiranja projektiranja na razini sustava
• Dizajneri hardvera kada integriraju IP u svoj dizajn na razini sustava
• Inženjeri za provjeru valjanosti tijekom simulacije na razini sustava i faze provjere hardvera

Povezani dokumenti
Sljedeća tablica navodi ostale referentne dokumente koji se odnose na F-Tile JESD204C Intel FPGA IP.

Tablica 1. Povezani dokumenti

Referenca	Opis
F-Tile JESD204C Intel FPGA IP korisnički priručnik	Pruža informacije o F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP bilješke o izdanju	Navodi promjene napravljene za F-Tile JESD204C F-Tile JESD204C u određenom izdanju.
Tehnički list uređaja Intel Agilex	Ovaj dokument opisuje električne karakteristike, karakteristike prebacivanja, konfiguracijske specifikacije i vremenski raspored za Intel Agilex uređaje.

Akronimi i rječnik

Tablica 2. Popis akronima

Akronim	Ekspanzija
LEMC	Lokalni prošireni višeblok sat
FC	Brzina takta okvira
ADC	Analogno-digitalni pretvarač
DAC	Digitalno-analogni pretvarač
DSP	Procesor digitalnog signala
TX	Odašiljač
RX	Prijemnik

Akronim	Ekspanzija
DLL	Sloj veze podataka
DOP	Kontrolni i statusni registar
CRU	Sat i jedinica za resetiranje
ISR	Rutinska usluga prekida
FIFO	Prvi-Ušao-Prvi-Izašao
SERDES	Serijalizator Deserijalizator
ECC	Kod ispravljanja pogreške
FEC	Ispravka greške prema naprijed
SERR	Otkrivanje pojedinačne pogreške (u ECC, ispravljivo)
DERR	Dvostruko otkrivanje pogreške (u ECC, fatalno)
PRBS	Pseudoslučajni binarni niz
MAC	Kontrolor pristupa medijima. MAC uključuje podsloj protokola, transportni sloj i sloj podatkovne veze.
PHY	Fizički sloj. PHY obično uključuje fizički sloj, SERDES, upravljačke programe, prijemnike i CDR.
KOM	Podsloj fizičkog kodiranja
PMA	Vezanost fizičkog medija
RBD	Odgoda RX međuspremnika
UI	Jedinični interval = trajanje serijskog bita
RBD broj	RX Buffer Delay zadnji dolazak u traku
RBD pomak	RX Buffer Delay prilika za oslobađanje
SH	Sinkronizacija zaglavlja
TL	Transportni sloj
EMIB	Ugrađeni višestruki međukonekcijski most

Tablica 3. Popis pojmovnika

Termin	Opis
Pretvarač uređaja	ADC ili DAC pretvarač
Logički uređaj	FPGA ili ASIC
Oktet	Grupa od 8 bitova, koja služi kao ulaz za 64/66 koder i izlaz iz dekodera
Grickati	Skup od 4 bita koji je osnovna radna jedinica specifikacija JESD204C
Blokirati	66-bitni simbol generiran shemom kodiranja 64/66
Linijska stopa	Efektivna brzina prijenosa podataka serijske veze Omjer linije trake = (Mx Sx N'x 66/64 x FC) / L
Link sat	Link Clock = Lane Line Rate/66.
Okvir	Skup uzastopnih okteta u kojima se položaj svakog okteta može identificirati referencom na signal poravnanja okvira.
Okvirni sat	Takt sustava koji radi brzinom okvira, mora biti 1x i 2x takt veze.

Termin	Opis
Samples po taktu okvira	Samples po satu, ukupni sampdatoteke u taktu okvira za pretvarački uređaj.
LEMC	Unutarnji sat koji se koristi za usklađivanje granice proširenog multibloka između staza i vanjskih referenci (SYSREF ili podklasa 1).
Podklasa 0	Nema podrške za determinističku latenciju. Podatke treba odmah objaviti nakon iskrivljenja između traka na prijemniku.
Podklasa 1	Deterministička latencija pomoću SYSREF-a.
Veza s više točaka	Međuuređajske veze s 2 ili više pretvaračkih uređaja.
Kodiranje 64B / 66B	Linijski kod koji preslikava 64-bitne podatke u 66-bitne u obliku bloka. Struktura podataka osnovne razine je blok koji počinje s 2-bitnim sinkronizirajućim zaglavljem.

Tablica 4. Simboli

Termin	Opis
L	Broj traka po uređaju pretvarača
M	Broj pretvarača po uređaju
F	Broj okteta po okviru na jednoj traci
S	Broj sampdatoteke koje se prenose po jednom pretvaraču po ciklusu okvira
N	Rezolucija pretvarača
N'	Ukupan broj bitova po sample u formatu korisničkih podataka
CS	Broj kontrolnih bitova po konverziji sample
CF	Broj kontrolnih riječi po razdoblju takta okvira po vezi
HD	Format korisničkih podataka visoke gustoće
E	Broj multibloka u proširenom multibloku

F-Tile JESD204C Intel FPGA IP dizajn Example Quick Start Guide

F-Tile JESD204C Intel FPGA IP dizajn prampdatoteke za Intel Agilex uređaje imaju simulaciju ispitnog stola i dizajn hardvera koji podržava kompilaciju i testiranje hardvera.
Možete generirati dizajn F-Tile JESD204C nprampputem IP kataloga u softveru Intel Quartus® Prime Pro Edition.

Slika 1. Razvoj Stages za Design Example

Dizajn Example blok dijagram

Slika 2. Dizajn F-pločice JESD204C Example Blok dijagram visoke razine

Dizajn prample se sastoji od sljedećih modula:

• Sustav Platform Designer
  • F-Tile JESD204C Intel FPGA IP
  • JTAG do mosta Avalon Master
  • Paralelni I/O (PIO) kontroler
  • Sučelje serijskog porta (SPI)—glavni modul—IOPLL
  • SYSREF generator
  • Example Dizajn (ED) Kontrola CSR
  • Ponovno postavljanje sekvencera
• Sustav PLL
• Generator uzoraka
• Provjera uzoraka

Tablica 5. Dizajn Example Moduli

Komponente	Opis
Sustav Platform Designer	Sustav Platform Designer instancira F-Tile JESD204C IP put podataka i prateće periferne uređaje.
F-Tile JESD204C Intel FPGA IP	Ovaj podsustav Platform Designera sadrži TX i RX F-Tile JESD204C IP-ove instancirane zajedno s duplex PHY.
JTAG do mosta Avalon Master	Ovaj most omogućuje hostu pristup sistemske konzole memorijsko mapiranom IP-u u dizajnu preko JTAG sučelje.
Paralelni I/O (PIO) kontroler	Ovaj kontroler pruža memorijsko mapirano sučelje za sampling i pogonski I/O portovi opće namjene.
SPI master	Ovaj modul upravlja serijskim prijenosom konfiguracijskih podataka na SPI sučelje na strani pretvarača.
SYSREF generator	Generator SYSREF koristi sat veze kao referentni sat i generira SYSREF impulse za F-Tile JESD204C IP. Bilješka: Ovaj dizajn example koristi SYSREF generator za demonstraciju inicijalizacije duplex F-Tile JESD204C IP veze. U aplikaciji F-Tile JESD204C podklase 1 na razini sustava, morate generirati SYSREF iz istog izvora kao i sat uređaja.
IOPLL	Ovaj dizajn example koristi IOPLL za generiranje korisničkog sata za prijenos podataka u F-Tile JESD204C IP.
ED Control CSR	Ovaj modul pruža kontrolu i status otkrivanja SYSREF te kontrolu i status testnog uzorka.
Ponovno postavljanje sekvencera	Ovaj dizajn exampdatoteka se sastoji od 2 reset sekvencera: Reset sekvenca 0—Upravlja resetiranjem na TX/RX Avalon® domenu strujanja, Avalon memorijsko mapiranu domenu, jezgreni PLL, TX PHY, TX jezgru i SYSREF generator. Reset sekvenca 1—obavlja resetiranje na RX PHY i RX jezgru.
Sustav PLL	Primarni izvor takta za križanje tvrdog IP-a i EMIB-a F-pločice.
Generator uzoraka	Generator uzoraka generira PRBS ili ramp uzorak.
Provjera uzoraka	Alat za provjeru uzoraka provjerava PRBS ili ramp uzorak je primljen i označava pogrešku kada pronađe neslaganje podataka sample.

Softverski zahtjevi

Intel koristi sljedeći softver za testiranje dizajna nprampdatoteke u Linux sustavu:

• Intel Quartus Prime Pro Edition softver
• Questa*/ModelSim* ili VCS*/VCS MX simulator

Generiranje dizajna

Za generiranje dizajna nprampdatoteku iz uređivača IP parametara:

1. Stvorite projekt koji cilja obitelj uređaja Intel Agilex F-tile i odaberite željeni uređaj.
2. U IP katalogu, Alati ➤ IP katalog, odaberite F-Tile JESD204C Intel FPGA IP.
3. Navedite naziv najviše razine i mapu za svoju prilagođenu IP varijaciju. Pritisnite OK. Uređivač parametara dodaje .ip najviše razine file na trenutni projekt automatski. Ako se od vas zatraži da ručno dodate .ip file u projekt kliknite Projekt ➤ Dodaj/ukloni Fileu Projektu za dodavanje file.
4. Pod example Dizajn kartica, odredite dizajn nprample parametre kako je opisano u Design Example Parametri.
5. Pritisnite Generate Example Dizajn.

Softver generira sav dizajn files u poddirektorijima. ove filepotrebni su za pokretanje simulacije i kompilacije.

Dizajn Example Parametri
F-Tile JESD204C Intel FPGA IP uređivač parametara uključuje Example Dizajn kartica za određivanje određenih parametara prije generiranja dizajna nprample.

Tablica 6. Parametri u Example Dizajn kartica

Parametar	Mogućnosti	Opis
Odaberite Dizajn	Kontrola konzole sustava Nijedan	Odaberite kontrolu konzole sustava za pristup dizajnu nprample put podataka kroz sistemsku konzolu.
Simulacija	Uključeno, isključeno	Uključite da bi IP generirao potrebne files za simulaciju dizajna nprample.
Sinteza	Uključeno, isključeno	Uključite da bi IP generirao potrebne files za Intel Quartus Prime kompilaciju i demonstraciju hardvera.
HDL format (za simulaciju)	Verilog VDHL	Odaberite HDL format RTL-a files za simulaciju.
HDL format (za sintezu)	Samo Verilog	Odaberite HDL format RTL-a files za sintezu.

Parametar	Mogućnosti	Opis
Generirajte 3-žilni SPI modul	Uključeno, isključeno	Uključite kako biste omogućili 3-žilno SPI sučelje umjesto 4-žilnog.
Način rada Sysref	Jednokratni Periodički Gapped periodic	Odaberite želite li da SYSREF poravnanje bude jednokratni pulsni način, periodično ili periodično s razmakom, na temelju vaših zahtjeva dizajna i fleksibilnosti vremenskog određivanja. Jednokratni—odaberite ovu opciju kako biste omogućili SYSREF da bude jednokratni pulsni način rada. Vrijednost bita registra sysref_ctrl[17] je 0. Nakon što F-Tile JESD204C IP poništi deaktiviranje, promijenite vrijednost registra sysref_ctrl[17] s 0 na 1, zatim na 0, za jednokratni SYSREF impuls. Periodički—SYSREF u periodičnom načinu rada ima radni ciklus 50:50. Razdoblje SYSREF je E*SYSREF_MULP. Gapped periodic—SYSREF ima programabilni radni ciklus granularnosti od 1 ciklusa takta veze. Razdoblje SYSREF je E*SYSREF_MULP. Za postavku radnog ciklusa izvan raspona, blok generiranja SYSREF trebao bi automatski zaključiti radni ciklus 50:50. Odnosi se na SYSREF Generator odjeljak za više informacija o SYSREF razdoblje.
Odaberite ploču	Nijedan	Odaberite ploču za dizajn nprample. Ništa—Ova opcija isključuje hardverske aspekte za dizajn nprample. Sve dodjele pribadača bit će postavljene na virtualne pribadače.
Testni uzorak	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Odaberite generator uzoraka i ispitni uzorak za damu. Generator uzoraka—JESD204C podržava PRBS generator uzoraka po podacimaample. To znači da je širina podataka opcija N+CS. Generator PRBS uzoraka i alat za provjeru korisni su za stvaranje podatakaample poticaj za testiranje i nije kompatibilan s načinom testiranja PRBS na ADC/DAC pretvaraču. Ramp Generator uzoraka—sloj veze JESD204C radi normalno, ali je kasniji prijenos onemogućen, a ulaz iz formatera se zanemaruje. Svaka traka odašilje identičan tok okteta koji se povećava od 0x00 do 0xFF i zatim se ponavlja. Ramp test uzorka omogućuje prbs_test_ctl. PRBS Pattern Checker—JESD204C PRBS scrambler se sam sinkronizira i očekuje se da kada IP jezgra bude u mogućnosti dekodirati vezu, početno mjesto za kodiranje je već sinkronizirano. PRBS kodirano početno mjesto će zauzeti 8 okteta za samoinicijalizaciju. Ramp Pattern Checker—JESD204C kodiranje se samostalno sinkronizira i očekuje se da kada IP jezgra može dekodirati vezu prema gore, izvor kodiranja je već sinkroniziran. Prvi valjani oktet učitava se kao ramp početna vrijednost. Naknadni podaci moraju se povećati do 0xFF i prebaciti na 0x00. Ramp alat za provjeru uzoraka trebao bi provjeriti postoji li identičan uzorak na svim trakama.
Omogući unutarnju serijsku petlju	Uključeno, isključeno	Odaberite unutarnju serijsku petlju.
Omogući naredbeni kanal	Uključeno, isključeno	Odaberite uzorak naredbenog kanala.

Struktura imenika
Dizajn F-Tile JESD204C prample direktoriji sadrže generiran files za dizajn npramples.

Slika 3. Struktura direktorija za F-Tile JESD204C Intel Agilex Design Example

Tablica 7. Imenik Files

mape	Files
izd./rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulacija/mentor	modelsim_sim.tcl tb_top_waveform.do
simulacija/sinopsis	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulacija dizajna Nprample Testbench

Dizajn prample testbench simulira vaš generirani dizajn.

Slika 4. Postupak

Da biste simulirali dizajn, izvršite sljedeće korake:

1. Promijenite radni direktorij uample_design_directory>/simulation/ .
2. U naredbenom retku pokrenite skriptu za simulaciju. Donja tablica prikazuje naredbe za pokretanje podržanih simulatora.

Simulator	Naredba
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (bez Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulacija završava porukama koje pokazuju je li izvođenje bilo uspješno ili ne.

Slika 5. Uspješna simulacija
Ova slika prikazuje poruku uspješne simulacije za VCS simulator.

Sastavljanje dizajna Example

Za sastavljanje samo kompilacije exampprojekt, slijedite ove korake:

1. Osigurajte dizajn kompilacije nprample generacija je završena.
2. U softveru Intel Quartus Prime Pro Edition otvorite projekt Intel Quartus Prime Pro Editionample_ imenik_ dizajna>/ed/quartus.
3. Na izborniku Obrada kliknite Započni kompilaciju.

Detaljan opis F-Tile JESD204C Design Example

Dizajn F-Tile JESD204C prample demonstrira funkcionalnost protoka podataka korištenjem povratnog načina rada.
Možete odrediti postavke parametara po svom izboru i generirati dizajn example.
Dizajn prample je dostupan samo u dvostrukom načinu rada i za Base i za PHY varijantu. Možete odabrati samo varijantu Base ili PHY, ali IP bi generirao dizajn nprample za Base i PHY.

Bilješka:  Neke konfiguracije visoke brzine prijenosa podataka možda neće uspjeti odrediti vrijeme. Kako biste izbjegli neuspjeh mjerenja vremena, razmotrite određivanje vrijednosti množitelja frekvencije nižeg takta okvira (FCLK_MULP) na kartici Konfiguracije uređivača IP parametara F-Tile JESD204C Intel FPGA.

Komponente sustava

Dizajn F-Tile JESD204C prample pruža softverski baziran tijek upravljanja koji koristi hard upravljačku jedinicu sa ili bez podrške sistemske konzole.

Dizajn prample omogućuje automatsko povezivanje u internom i eksternom načinu povratne petlje.

JTAG do mosta Avalon Master
JTAG na Avalon Master Bridge pruža vezu između glavnog sustava za pristup memorijsko mapiranom F-Tile JESD204C IP-u i perifernim IP kontrolnim i statusnim registrima putem JTAG sučelje.

Slika 6. Sustav s JTAG do Avalon Master Bridge Core

Bilješka:  Takt sustava mora biti najmanje 2X brži od JTAG sat. Takt sustava je mgmt_clk (100MHz) u ovom dizajnu nprample.

Jezgra paralelnog I/O (PIO).
Jezgra paralelnog ulaza/izlaza (PIO) s Avalon sučeljem osigurava memorijski mapirano sučelje između Avalon memorijsko mapiranog podređenog porta i I/O portova opće namjene. I/O priključci se povezuju ili s korisničkom logikom na čipu ili s I/O pinovima koji se povezuju s uređajima izvan FPGA.

Slika 7. PIO jezgra s ulaznim portovima, izlaznim portovima i podrškom za IRQ
Prema zadanim postavkama komponenta Platform Designer onemogućuje Interrupt Service Line (IRQ).

PIO I/O portovi su dodijeljeni na najvišoj razini HDL file ( io_ status za ulazne portove, io_ kontrola za izlazne portove).

Donja tablica opisuje povezivost signala za statusne i upravljačke I/O portove na DIP prekidač i LED na razvojnom kompletu.

Tablica 8. PIO Core I/O portovi

Luka	bit	Signal
Out_luka	0	USER_LED SPI programiranje završeno
	31:1	Rezervirano
In_port	0	USER_DIP interna serijska povratna petlja omogućena Isključeno = 1 Uključeno = 0
	1	USER_DIP FPGA generiran SYSREF enable Off = 1 Uključeno = 0
	31:2	Rezervirano.

SPI Master
SPI glavni modul standardna je komponenta Platform Designer u standardnoj biblioteci IP kataloga. Ovaj modul koristi SPI protokol za olakšavanje konfiguracije vanjskih pretvarača (nprample, ADC, DAC i vanjski generatori takta) putem strukturiranog registarskog prostora unutar ovih uređaja.

SPI master ima Avalon memorijsko mapirano sučelje koje se povezuje s Avalon masterom (JTAG do glavnog mosta Avalona) preko Avalon memorijsko mapirane interkonekcije. SPI master prima konfiguracijske upute od Avalon mastera.

SPI master modul kontrolira do 32 neovisna SPI slave. SCLK brzina prijenosa podataka konfigurirana je na 20 MHz (djeljivo s 5).
Ovaj modul je konfiguriran za 4-žično sučelje širine 24 bita. Ako je odabrana opcija Generate 3-Wire SPI Module, instancira se dodatni modul za pretvaranje 4-žilnog izlaza SPI glavnog u 3-žilni.

IOPLL
IOPLL generira takt potreban za generiranje frame_clk i link_clk. Referentni takt za PLL se može konfigurirati, ali je ograničen na brzinu prijenosa podataka/faktor od 33.

• Za dizajn nprample koji podržava brzinu prijenosa podataka od 24.33024 Gbps, brzina takta za frame_clk i link_clk je 368.64 MHz.
• Za dizajn nprample koji podržava brzinu prijenosa podataka od 32 Gbps, brzina takta za frame_clk i link_clk je 484.848 MHz.

SYSREF Generator
SYSREF je kritični vremenski signal za pretvarače podataka s F-Tile JESD204C sučeljem.

Generator SYSREF u dizajnu prample koristi se samo u svrhu demonstracije inicijalizacije duplex JESD204C IP veze. U aplikaciji razine sustava JESD204C podklase 1 morate generirati SYSREF iz istog izvora kao i sat uređaja.

Za F-Tile JESD204C IP, SYSREF množitelj (SYSREF_MULP) SYSREF kontrolnog registra definira SYSREF period, koji je n-cijeli višekratnik parametra E.

Morate osigurati E*SYSREF_MULP ≤16. Na primjerample, ako je E=1, zakonska postavka za SYSREF_MULP mora biti unutar 1–16, a ako je E=3, zakonska postavka za SYSREF_MULP mora biti unutar 1–5.

Bilješka:  Ako postavite SYSREF_MULP izvan raspona, SYSREF generator će popraviti postavku na SYSREF_MULP=1.
Možete odabrati želite li da tip SYSREF bude jednokratni puls, periodični ili periodični s prazninama kroz Example Kartica Dizajn u F-Tile JESD204C Intel FPGA IP uređivaču parametara.

Tablica 9. Exampperiodičnog i periodičkog SYSREF brojača s prazninama

E	SYSREF_MULP	SYSREF PERIOD (E*SYSREF_MULP* 32)	Radni ciklus	Opis
1	1	32	1..31 (Programabilno)	Gapped Periodic
1	1	32	16 (popravljeno)	Periodički
1	2	64	1..63 (Programabilno)	Gapped Periodic
1	2	64	32 (popravljeno)	Periodički
1	16	512	1..511 (Programabilno)	Gapped Periodic
1	16	512	256 (popravljeno)	Periodički
2	3	19	1..191 (Programabilno)	Gapped Periodic
2	3	192	96 (popravljeno)	Periodički
2	8	512	1..511 (Programabilno)	Gapped Periodic
2	8	512	256 (popravljeno)	Periodički
2	9 (Ilegalno)	64	32 (popravljeno)	Gapped Periodic
2	9 (Ilegalno)	64	32 (popravljeno)	Periodički

 

Tablica 10. SYSREF kontrolni registri
Možete dinamički ponovno konfigurirati SYSREF kontrolne registre ako se postavka registra razlikuje od postavke koju ste naveli kada ste generirali dizajn example. Konfigurirajte SYSREF registre prije nego što F-Tile JESD204C Intel FPGA IP izađe iz resetiranja. Ako odaberete vanjski generator SYSREF putem
sysref_ctrl[7] bit registra, možete zanemariti postavke za SYSREF vrstu, množitelj, radni ciklus i fazu.

Bitovi	Zadana vrijednost	Opis
sysref_ctrl[1:0]	2'b00: Jedan udarac 2'b01: Periodički 2'b10: Razmaknuta periodika	Vrsta SYSREF. Zadana vrijednost ovisi o postavci načina rada SYSREF u Example Dizajn karticu u uređivaču IP parametara F-Tile JESD204C Intel FPGA.
sysref_ctrl[6:2]	5'b00001	SYSREF množitelj. Ovo polje SYSREF_MULP primjenjivo je na tip periodičnog i gapped-periodičnog SYSREF. Morate konfigurirati vrijednost množitelja kako biste osigurali vrijednost E*SYSREF_MULP između 1 i 16 prije nego što F-Tile JESD204C IP izađe iz resetiranja. Ako je vrijednost E*SYSREF_MULP izvan ovog raspona, zadana vrijednost množitelja je 5'b00001.
sysref_ctrl[7]	Duplex podatkovni put: 1'b1 Simplex TX ili RX podatkovni put: 1'b0	SYSREF odaberite. Zadana vrijednost ovisi o postavci putanje podataka u Example Kartica Dizajn u F-Tile JESD204C Intel FPGA IP uređivaču parametara. 0: Simplex TX ili RX (vanjski SYSREF) 1: Duplex (interni SYSREF)
sysref_ctrl[16:8]	9'0	Radni ciklus SYSREF kada je tip SYSREF periodičan ili periodičan s razmakom. Morate konfigurirati radni ciklus prije nego što F-Tile JESD204C IP izađe iz resetiranja. Maksimalna vrijednost = (E*SYSREF_MULP*32)-1 Na ​​primjerampono: 50% radnog ciklusa = (E*SYSREF_MULP*32)/2 Zadani ciklus rada je 50% ako ne konfigurirate ovo polje registra ili ako konfigurirate polje registra na 0 ili više od maksimalne dopuštene vrijednosti.
sysref_ctrl[17]	1'b0	Ručna kontrola kada je tip SYSREF jednokratan. Napišite 1 da postavite SYSREF signal na visoku vrijednost. Napišite 0 da postavite SYSREF signal na nisku vrijednost. Morate napisati 1, a zatim 0 da biste stvorili SYSREF impuls u jednokratnom načinu rada.
sysref_ctrl[31:18]	22'0	Rezervirano.

Ponovno postavljanje sekvencera
Ovaj dizajn exampsastoji se od dva reset sekvencera:

• Reset sekvenca 0—Upravlja resetiranjem na TX/RX Avalon streaming domenu, Avalon memorijsko mapiranu domenu, jezgreni PLL, TX PHY, TX jezgru i SYSREF generator.
• Reset sekvenca 1—obavlja resetiranje na RX PHY i RX Core.

3-žilni SPI
Ovaj modul nije obavezan za pretvaranje SPI sučelja u 3-žično.

Sustav PLL
F-tile ima tri ugrađena PLL sustava. Ovi sistemski PLL-ovi primarni su izvor takta za hard IP (MAC, PCS i FEC) i EMIB križanje. To znači da, kada koristite sistemski PLL takt, blokovi nisu taktirani PMA taktom i ne ovise o taktu koji dolazi iz FPGA jezgre. Svaki sustav PLL generira samo takt povezan s jednim frekvencijskim sučeljem. Na primjerample, potrebna su vam dva PLL sustava za pokretanje jednog sučelja na 1 GHz i jednog sučelja na 500 MHz. Korištenje sustava PLL omogućuje vam korištenje svake trake neovisno bez promjene sata trake koja utječe na susjednu traku.
Svaki sustav PLL može koristiti bilo koji od osam FGT referentnih taktova. Sistemski PLL-ovi mogu dijeliti referentni takt ili imati različite referentne taktove. Svako sučelje može odabrati koji će sustav PLL koristiti, ali, jednom odabrano, ono je fiksno, ne može se rekonfigurirati pomoću dinamičke rekonfiguracije.

Povezane informacije
F-tile arhitektura i PMA i FEC Direct PHY IP korisnički priručnik

Više informacija o načinu PLL takta sustava u uređajima Intel Agilex F-pločica.

Generator i provjera uzoraka
Generator uzoraka i alat za provjeru korisni su za stvaranje podatakaampi praćenje u svrhu testiranja.
Tablica 11. Podržani generator uzoraka

Generator uzoraka	Opis
PRBS generator uzoraka	Dizajn F-Tile JESD204C prample PRBS generator uzoraka podržava sljedeći stupanj polinoma: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp generator uzoraka	ramp vrijednost uzorka povećava se za 1 za svaki sljedeći sample sa širinom generatora N, i prelazi na 0 kada svi bitovi u sample su 1. Omogućite ramp generator uzorka upisivanjem 1 u bit 2 registra tst_ctl kontrolnog bloka ED.
Zapovjedni kanal ramp generator uzoraka	Dizajn F-Tile JESD204C prample podržava naredbeni kanal ramp generator uzorka po traci. ramp vrijednost uzorka povećava se za 1 na 6 bitova naredbenih riječi. Početno sjeme je uzorak povećanja preko svih staza.

Tablica 12. Podržani alat za provjeru uzoraka

Pattern Checker	Opis
PRBS provjera uzoraka	Početno mjesto kodiranja u alatu za provjeru uzorka se samostalno sinkronizira kada F-Tile JESD204C IP postigne izravnavanje iskrivljenja. Provjera uzorka zahtijeva 8 okteta da bi se početna vrijednost kodiranja samostalno sinkronizirala.
Ramp provjera uzoraka	Prvi valjani podaci sample za svaki pretvarač (M) učitava se kao početna vrijednost ramp uzorak. Naknadni podaci sampvrijednosti moraju porasti za 1 u svakom ciklusu takta do maksimuma i zatim se prebaciti na 0.

Pattern Checker	Opis
	Na primjerample, kada je S=1, N=16 i WIDTH_MULP = 2, širina podataka po pretvaraču je S * WIDTH_MULP * N = 32. Maksimalni podaci sampvrijednost je 0xFFFF. ramp provjera uzoraka provjerava jesu li identični uzorci primljeni na svim pretvaračima.
Zapovjedni kanal ramp provjera uzoraka	Dizajn F-Tile JESD204C prample podržava naredbeni kanal ramp provjera uzoraka. Prva primljena naredbena riječ (6 bita) učitava se kao početna vrijednost. Sljedeće naredbene riječi u istoj stazi moraju se povećavati do 0x3F i prebaciti do 0x00. Zapovjedni kanal ramp pattern checker provjerava ramp šare po svim trakama.

F-Tile JESD204C TX i RX IP
Ovaj dizajn example vam omogućuje da konfigurirate svaki TX/RX u simplex modu ili duplex modu.
Duplex konfiguracije dopuštaju demonstraciju IP funkcionalnosti korištenjem unutarnje ili vanjske serijske petlje. CSR-ovi unutar IP-a nisu optimizirani kako bi se omogućila kontrola IP-a i promatranje statusa.

F-pločica JESD204C Dizajn Example Sat i Reset

Dizajn F-Tile JESD204C prample ima set signala sata i resetiranja.

Tablica 13.Dizajn Example Satovi

Signal sata	Smjer	Opis
mgmt_clk	Ulazni	LVDS diferencijalni takt s frekvencijom od 100 MHz.
refclk_xcvr	Ulazni	Referentni takt primopredajnika s frekvencijom brzine prijenosa podataka/faktorom od 33.
refclk_core	Ulazni	Referentni takt jezgre s istom frekvencijom kao refclk_xcvr.
in_sysref	Ulazni	SYSREF signal. Maksimalna SYSREF frekvencija je brzina prijenosa podataka/(66x32xE).
sysref_out	Izlaz
txlink_clk rxlink_clk	Interni	TX i RX takt veze s frekvencijom brzine prijenosa podataka/66.
txframe_clk rxframe_clk	Interni	TX i RX takt okvira s frekvencijom brzine prijenosa podataka/33 (FCLK_MULP=2) TX i RX takt okvira s frekvencijom brzine prijenosa podataka/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Interni	TX i RX fazni takt s frekvencijom brzine prijenosa podataka/66 (FCLK_MULP=2) TX i RX fazni takt je uvijek visok (1'b1) kada je FCLK_MULP=1
spi_SCLK	Izlaz	SPI takt brzine prijenosa podataka s frekvencijom od 20 MHz.

Kada učitate dizajn nprampu FPGA uređaj, interni događaj ninit_done osigurava da JTAG na Avalon Master most je u resetu kao i svi ostali blokovi.

Generator SYSREF ima svoj neovisni reset za ubacivanje namjernog asinkronog odnosa za taktove txlink_clk i rxlink_clk. Ova metoda je sveobuhvatnija u oponašanju SYSREF signala s vanjskog satnog čipa.

Tablica 14. Dizajn Example Resetuje

Ponovno postavljanje signala	Smjer	Opis
globalni_prvi_n	Ulazni	Gumb za globalno resetiranje za sve blokove, osim JTAG do mosta Avalon Master.
ninit_gotovo	Interni	Izlaz iz Reset Release IP za JTAG do mosta Avalon Master.
edctl_rst_n	Interni	J resetira ED kontrolni blokTAG do mosta Avalon Master. Priključci hw_rst i global_rst_n ne resetiraju ED kontrolni blok.
hw_prvi	Interni	Potvrdite i poništite hw_rst upisivanjem u rst_ctl registar ED kontrolnog bloka. mgmt_rst_in_n tvrdi kada se tvrdi hw_rst.
mgmt_prvi_u_n	Interni	Resetiranje za Avalon memorijsko mapirana sučelja raznih IP adresa i ulaza sekvencera resetiranja:  j20c_reconfig_reset za F-Tile JESD204C IP duplex Native PHY spi_rst_n za SPI master pio_rst_n za PIO status i kontrolu reset_in0 port reset sekvencera 0 i 1 Global_rst_n, hw_rst ili edctl_rst_n port potvrđuje reset na mgmt_rst_in_n.
sysref_rst_n	Interni	Reset za blok generatora SYSREF u ED Control bloku korištenjem porta reset_out0 sekvencera resetiranja 2. Reset sekvencer 0 port reset_out2 poništava reset ako je jezgreni PLL zaključan.
jezgra_pll_rst	Interni	Resetira jezgru PLL-a kroz reset sekvencer 0 port reset_out0. Jezgreni PLL se resetira kada se potvrdi mgmt_rst_in_n reset.
j204c_tx_avs_rst_n	Interni	Resetira F-Tile JESD204C TX Avalon memorijsko mapirano sučelje putem poništavanja sekvencera 0. TX Avalon memorijsko mapirano sučelje potvrđuje kada se potvrdi mgmt_rst_in_n.
j204c_rx_avs_rst_n	Interni	Resetira F-Tile JESD204C TX Avalon memorijsko mapirano sučelje putem poništavanja sekvencera 1. RX Avalon memorijsko mapirano sučelje potvrđuje kada se potvrdi mgmt_rst_in_n.
j204c_tx_rst_n	Interni	Resetira F-Tile JESD204C TX vezu i transportne slojeve u domenama txlink_clk i txframe_clk. Reset sekvencer 0 port reset_out5 resetira j204c_tx_rst_n. Ovo resetiranje poništava ako je jezgreni PLL zaključan, a signali tx_pma_ready i tx_ready su potvrđeni.
j204c_rx_rst_n	Interni	Ponovno postavlja F-Tile JESD204C RX vezu i prijenosne slojeve u domenama rxlink_clk i rxframe_clk.

Ponovno postavljanje signala	Smjer	Opis
		Reset sekvencer 1 port reset_out4 resetira j204c_rx_rst_n. Ovo resetiranje poništava ako je jezgreni PLL zaključan, a signali rx_pma_ready i rx_ready su potvrđeni.
j204c_tx_rst_ack_n	Interni	Resetirajte signal rukovanja s j204c_tx_rst_n.
j204c_rx_rst_ack_n	Interni	Resetirajte signal rukovanja s j204c_rx_rst_n.

Slika 8. Vremenski dijagram za dizajn Example Resetuje

F-pločica JESD204C Dizajn Example Signali

Tablica 15. Signali sučelja sustava

Signal	Smjer	Opis
Satovi i resetiranja
mgmt_clk	Ulazni	100 MHz takt za upravljanje sustavom.
refclk_xcvr	Ulazni	Referentni sat za F-pločicu UX QUAD i System PLL. Ekvivalent brzini prijenosa podataka/faktoru od 33.
refclk_core	Ulazni	Jezgreni PLL referentni takt. Primjenjuje istu frekvenciju takta kao refclk_xcvr.
in_sysref	Ulazni	SYSREF signal iz vanjskog SYSREF generatora za implementaciju JESD204C potklase 1.
sysref_out	Izlaz	SYSREF signal za implementaciju JESD204C potklase 1 koju generira FPGA uređaj za dizajn example svrha inicijalizacije veze.

 

Signal	Smjer	Opis
SPI
spi_SS_n[2:0]	Izlaz	Aktivno nisko, signal odabira SPI slave.
spi_SCLK	Izlaz	SPI serijski sat.
spi_sdio	Ulaz/Izlaz	Izlazni podaci s mastera na vanjski slave. Ulazni podaci od vanjskog slave do mastera.

Signal	Smjer	Opis
Bilješka:Kada je omogućena opcija Generate 3-Wire SPI Module.
spi_MISO Bilješka: Kada opcija Generate 3-Wire SPI Module nije omogućena.	Ulazni	Ulazni podaci od vanjskog slave do SPI mastera.
spi_MOSI Bilješka: Kada opcija Generate 3-Wire SPI Module nije omogućena.	Izlaz	Izlazni podaci iz SPI mastera u vanjski slave.

 

Signal	Smjer	Opis
ADC / DAC
tx_serijski_podaci[LINK*L-1:0]	Izlaz	Diferencijalni serijski izlazni podaci velike brzine u DAC. Sat je ugrađen u tok serijskih podataka.
tx_serijski_podaci_n[LINK*L-1:0]
rx_serijski_podaci[LINK*L-1:0]	Ulazni	Diferencijalni serijski ulazni podaci velike brzine iz ADC-a. Sat se obnavlja iz toka serijskih podataka.
rx_serijski_podaci_n[LINK*L-1:0]

 

Signal	Smjer	Opis
I/O opće namjene
vođeno korisnikom[3:0]	Izlaz	Označava status za sljedeće uvjete: [0]: SPI programiranje obavljeno [1]: Greška TX veze [2]: pogreška RX veze [3]: Pogreška provjere uzorka za Avalon strujanje podataka
korisnik_dip[3:0]	Ulazni	Ulaz DIP prekidača korisničkog načina rada: [0]: Omogućena interna serijska povratna petlja [1]: Omogućavanje SYSREF-a generiranog FPGA-om [3:2]: Rezervirano

 

Signal	Smjer	Opis
Izvanpojasni (OOB) i status
rx_patchk_data_greška[LINK-1:0]	Izlaz	Kada se ovaj signal potvrdi, to znači da je alat za provjeru uzoraka otkrio pogrešku.
rx_link_greška[LINK-1:0]	Izlaz	Kada se ovaj signal potvrdi, to znači da je JESD204C RX IP potvrdio prekid.
tx_link_greška[LINK-1:0]	Izlaz	Kada se ovaj signal potvrdi, to znači da je JESD204C TX IP potvrdio prekid.
emb_lock_out	Izlaz	Kada se ovaj signal potvrdi, to znači da je JESD204C RX IP postigao EMB zaključavanje.
sh_lock_out	Izlaz	Kada se ovaj signal potvrdi, to znači da je JESD204C RX IP sync zaglavlje zaključano.

 

Signal	Smjer	Opis
Avalon Streaming
rx_avst_valid[LINK-1:0]	Ulazni	Pokazuje je li pretvarač samppodaci u aplikacijskom sloju valjani ili nevažeći. 0: Podaci nisu valjani 1: Podaci su valjani
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Ulazni	Pretvarač sampprenijeti podatke na aplikacijski sloj.

F-pločica JESD204C Dizajn Example Kontrolni registri

Dizajn F-Tile JESD204C prample registri u ED Control bloku koriste bajt-adresiranje (32 bita).

Tablica 16. Dizajn Example Karta adresa
Ovi 32-bitni ED kontrolni blok registri su u mgmt_clk domeni.

komponenta	Adresa
F-pločica JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-pločica JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI kontrola	0x0102_0000 – 0x0102_001F
PIO kontrola	0x0102_0020 – 0x0102_002F
PIO status	0x0102_0040 – 0x0102_004F
Resetiraj sekvencer 0	0x0102_0100 – 0x0102_01FF
Resetiraj sekvencer 1	0x0102_0200 – 0x0102_02FF
Kontrola ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP primopredajnik PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tablica 17. Vrsta i definicija pristupa registru
Ova tablica opisuje vrstu pristupa registru za Intel FPGA IP adrese.

Vrsta pristupa	Definicija
RO/V	Softver samo za čitanje (bez utjecaja na pisanje). Vrijednost može varirati.
RW	Softver čita i vraća trenutnu vrijednost bita. Softver zapisuje i postavlja bit na željenu vrijednost.
RW1C	Softver čita i vraća trenutnu vrijednost bita. Softver piše 0 i nema učinka. Softver zapisuje 1 i briše bit na 0 ako je bit postavljen na 1 od strane hardvera. Hardver postavlja bit na 1. Softversko brisanje ima veći prioritet od hardverskog skupa.

Tablica 18. Mapa kontrolne adrese ED

Pomak	Registrirajte ime
0x00	prvi_ctl
0x04	prvi_sts0
nastavak…

Pomak	Registrirajte ime
0x10	prva_st_otkrivena0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_greška0

Tablica 19. Kontrolni i statusni registri ED upravljačkog bloka

Bajt Pomak	Registar	Ime	Pristup	Resetiraj	Opis
0x00	prvi_ctl	prva_tvrdnja	RW	0x0	Resetiraj kontrolu. [0]: Napišite 1 za potvrdu resetiranja. (hw_rst) Ponovno upišite 0 da poništite resetiranje. [31:1]: Rezervirano.
0x04	prvi_sts0	prvi_status	RO/V	0x0	Reset status. [0]: Jezgreni PLL zaključan status. [31:1]: Rezervirano.
0x10	prvi_sts_dete cted0	prvi_st_set	RW1C	0x0	Status otkrivanja ruba SYSREF za unutarnji ili vanjski SYSREF generator. [0]: Vrijednost 1 Označava da je otkriven rastući rub SYSREF za operaciju podklase 1. Softver može napisati 1 za brisanje ovog bita kako bi se omogućilo novo otkrivanje rubova SYSREF. [31:1]: Rezervirano.
0x40	sysref_ctl	sysref_contr ol	RW	Duplex podatkovni put Jednokratno: 0x00080	SYSREF kontrola. Odnosi se na Tablica 10 na stranici 17 za više informacija o korištenju ovog registra.
				periodično:	Bilješka: Vrijednost resetiranja ovisi o
				0x00081	tip SYSREF i F-Tile
				Gapped- periodični:	Postavke parametara staze IP podataka JESD204C.
				0x00082
				TX ili RX podataka
				put
				Jedan-shot:
				0x00000
				periodično:
				0x00001
				Gapped-
				periodički:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF status. Ovaj registar sadrži posljednje SYSREF razdoblje i postavke radnog ciklusa internog SYSREF generatora. Odnosi se na Tablica 9 na stranici 16 za pravnu vrijednost SYSREF razdoblja i radnog ciklusa.
nastavak…

Bajt Pomak	Registar	Ime	Pristup	Resetiraj	Opis
					[8:0]: SYSREF razdoblje. Kada je vrijednost 0xFF, SYSREF razdoblje = 255 Kada je vrijednost if 0x00, SYSREF razdoblje = 256. [17:9]: SYSREF radni ciklus. [31:18]: Rezervirano.
0x80	tst_ctl	tst_kontrola	RW	0x0	Test kontrola. Koristite ovaj registar za omogućavanje različitih testnih uzoraka za generator uzoraka i provjeru. [1:0] = Rezervirano polje [2] = ramp_test_ctl 1'b0 = Omogućuje generator i provjeru PRBS uzoraka 1'b1 = Omogućuje ramp generator i provjera uzoraka [31:3]: Rezervirano.
0x8c	tst_greška0	tst_greška	RW1C	0x0	Zastavica pogreške za vezu 0. Kada je bit 1'b1, to ukazuje na grešku. Trebali biste riješiti grešku prije pisanja 1'b1 u odgovarajući bit kako biste izbrisali zastavicu pogreške. [0] = Greška provjere uzorka [1] = tx_link_error [2] = rx_link_error [3] = Greška provjere uzorka naredbe [31:4]: Rezervirano.

Povijest revizija dokumenta za F-Tile JESD204C Intel FPGA IP dizajn Example Korisnički priručnik

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2021.10.11	21.3	1.0.0	Početno izdanje.

Dokumenti / Resursi

intel F-Tile JESD204C Intel FPGA IP dizajn Example [pdf] Korisnički priručnik F-Tile JESD204C Intel FPGA IP dizajn Example, F-Tile JESD204C, Intel FPGA IP dizajn Example, IP dizajn Example, Dizajn Example

Reference

• korisnički priručnik