F-Tile JESD204C Intel FPGA IP ڈیزائن Exampلی یوزر گائیڈ

یہ صارف گائیڈ خصوصیات، استعمال کے رہنما خطوط، اور ڈیزائن سابق کے بارے میں تفصیلی وضاحت فراہم کرتا ہے۔ampIntel Agilex™ آلات کا استعمال کرتے ہوئے F-Tile JESD204C Intel® FPGA IP کے لیے۔

مطلوبہ سامعین

اس دستاویز کا مقصد:

سسٹم لیول ڈیزائن پلاننگ مرحلے کے دوران آئی پی سلیکشن کرنے کے لیے ڈیزائن آرکیٹیکٹ
ہارڈ ویئر ڈیزائنرز جب آئی پی کو اپنے سسٹم لیول ڈیزائن میں ضم کرتے ہیں۔

سسٹم لیول سمولیشن اور ہارڈ ویئر کی توثیق کے مرحلے کے دوران توثیق انجینئر

متعلقہ دستاویزات
درج ذیل جدول میں دیگر حوالہ جاتی دستاویزات کی فہرست دی گئی ہے جو F-Tile JESD204C Intel FPGA IP سے متعلق ہیں۔

جدول 1. متعلقہ دستاویزات

حوالہ	تفصیل
F-Tile JESD204C Intel FPGA IP صارف گائیڈ	F-Tile JESD204C Intel FPGA IP کے بارے میں معلومات فراہم کرتا ہے۔
F-Tile JESD204C Intel FPGA IP ریلیز نوٹس	ایک خاص ریلیز میں F-Tile JESD204C F-Tile JESD204C کے لیے کی گئی تبدیلیوں کی فہرست۔
Intel Agilex ڈیوائس ڈیٹا شیٹ	یہ دستاویز برقی خصوصیات، سوئچنگ کی خصوصیات، کنفیگریشن کی وضاحتیں، اور Intel Agilex آلات کے لیے وقت کی وضاحت کرتی ہے۔

مخففات اور لغت

جدول 2۔ مخفف کی فہرست

مخفف	توسیع
ایل ای ایم سی	مقامی توسیعی ملٹی بلاک گھڑی
FC	فریم گھڑی کی شرح
اے ڈی سی	ینالاگ سے ڈیجیٹل کنورٹر
ڈی اے سی	ڈیجیٹل سے ینالاگ کنورٹر
ڈی ایس پی	ڈیجیٹل سگنل پروسیسر
TX	ٹرانسمیٹر
RX	وصول کنندہ

مخفف	توسیع
ڈی ایل ایل	ڈیٹا لنک پرت
سی ایس آر	کنٹرول اور اسٹیٹس رجسٹر
سی آر یو	گھڑی اور ری سیٹ یونٹ
آئی ایس آر	مداخلت کی خدمت کے معمول
FIFO	فرسٹ ان فرسٹ آؤٹ
SERDES	سیریلائزر ڈیسیریلائزر
ای سی سی	کوڈ کو درست کرنے میں خرابی۔
ایف ای سی	فارورڈ خرابی کی اصلاح
SERR	ایک غلطی کا پتہ لگانا (ای سی سی میں، قابل اصلاح)
ڈی ای آر آر	دوہری خرابی کا پتہ لگانا (ای سی سی میں، مہلک)
پی آر بی ایس	سیوڈورنڈم بائنری ترتیب
میک	میڈیا ایکسیس کنٹرولر۔ MAC میں پروٹوکول سب لیئر، ٹرانسپورٹ لیئر، اور ڈیٹا لنک لیئر شامل ہے۔
پی ایچ وائی	جسمانی تہہ۔ PHY میں عام طور پر جسمانی تہہ، SERDES، ڈرائیورز، ریسیورز اور CDR شامل ہوتے ہیں۔
پی سی ایس	فزیکل کوڈنگ ذیلی پرت
پی ایم اے	جسمانی درمیانی اٹیچمنٹ
آر بی ڈی	RX بفر میں تاخیر
UI	یونٹ وقفہ = سیریل بٹ کا دورانیہ
آر بی ڈی شمار	RX بفر تازہ ترین لین آمد میں تاخیر
RBD آفسیٹ	RX بفر تاخیر کی رہائی کا موقع
SH	مطابقت پذیری ہیڈر
TL	ٹرانسپورٹ کی پرت
EMIB	ایمبیڈڈ ملٹی ڈائی انٹر کنیکٹ برج

جدول 3۔ لغت کی فہرست

مدت	تفصیل
کنورٹر ڈیوائس	ADC یا DAC کنورٹر
منطق کا آلہ	FPGA یا ASIC
آکٹیٹ	8 بٹس کا ایک گروپ، 64/66 انکوڈر میں ان پٹ کے طور پر کام کرتا ہے اور ڈیکوڈر سے آؤٹ پٹ
نبل	4 بٹس کا ایک سیٹ جو JESD204C وضاحتوں کا بنیادی ورکنگ یونٹ ہے۔
بلاک	66/64 انکوڈنگ اسکیم کے ذریعہ تیار کردہ 66 بٹ علامت
لائن کی شرح	سیریل لنک کی مؤثر ڈیٹا کی شرح لین لائن کی شرح = (Mx Sx N'x 66/64 x FC) / L
لنک کلاک	لنک کلاک = لین لائن ریٹ/66۔
فریم	لگاتار آکٹٹس کا ایک سیٹ جس میں فریم الائنمنٹ سگنل کے حوالے سے ہر آکٹیٹ کی پوزیشن کی نشاندہی کی جا سکتی ہے۔
فریم گھڑی	ایک سسٹم کلاک جو فریم کی شرح پر چلتی ہے، جو کہ 1x اور 2x لنک کلاک ہونی چاہیے۔

مدت	تفصیل
Samples فی فریم گھڑی	Samples فی گھڑی، کل sampکنورٹر ڈیوائس کے لیے فریم کلاک میں لیس۔
ایل ای ایم سی	اندرونی گھڑی لین کے درمیان اور بیرونی حوالوں (SYSREF یا ذیلی کلاس 1) میں توسیع شدہ ملٹی بلاک کی حد کو سیدھ میں لانے کے لیے استعمال ہوتی ہے۔
سبکلاس 0	تعییناتی تاخیر کے لیے کوئی سپورٹ نہیں ہے۔ ڈیٹا کو فوری طور پر رسیور پر لین ٹو لین ڈیسکیو پر جاری کیا جانا چاہیے۔
سبکلاس 1	SYSREF کا استعمال کرتے ہوئے deterministic لیٹنسی۔
ملٹی پوائنٹ لنک	2 یا زیادہ کنورٹر ڈیوائسز کے ساتھ انٹر ڈیوائس لنکس۔
64B / 66B انکوڈنگ	لائن کوڈ جو بلاک بنانے کے لیے 64 بٹ ڈیٹا کو 66 بٹس میں نقش کرتا ہے۔ بیس لیول ڈیٹا سٹرکچر ایک بلاک ہے جو 2 بٹ سنک ہیڈر سے شروع ہوتا ہے۔

جدول 4. علامتیں۔

مدت	تفصیل
L	فی کنورٹر ڈیوائس لین کی تعداد
M	فی آلہ کنورٹرز کی تعداد
F	ایک لین پر فی فریم آکٹٹس کی تعداد
S	s کی تعدادamples ٹرانسمیٹڈ فی سنگل کنورٹر فی فریم سائیکل
N	کنورٹر ریزولوشن
ن'	بٹس کی کل تعداد فی سیکنڈampلی یوزر ڈیٹا فارمیٹ میں
CS	کنٹرول بٹس کی تعداد فی کنورژن sample
CF	کنٹرول الفاظ کی تعداد فی فریم کلاک پیریڈ فی لنک
HD	ہائی ڈینسٹی یوزر ڈیٹا فارمیٹ
E	ایک توسیع شدہ ملٹی بلاک میں ملٹی بلاک کی تعداد

F-Tile JESD204C Intel FPGA IP ڈیزائن Exampکوئیک اسٹارٹ گائیڈ

F-Tile JESD204C Intel FPGA IP ڈیزائن سابقamples for Intel Agilex ڈیوائسز میں ایک نقلی ٹیسٹ بینچ اور ایک ہارڈویئر ڈیزائن ہے جو تالیف اور ہارڈویئر ٹیسٹنگ کو سپورٹ کرتا ہے۔
آپ F-Tile JESD204C ڈیزائن تیار کر سکتے ہیں۔ampIntel Quartus® Prime Pro Edition سافٹ ویئر میں IP کیٹلاگ کے ذریعے۔

شکل 1. ترقی Stagڈیزائن سابق کے لئے esample

ڈیزائن سابقampلی بلاک ڈایاگرام

شکل 2. F-ٹائل JESD204C ڈیزائن Exampاعلی سطحی بلاک ڈایاگرام

ڈیزائن سابقample مندرجہ ذیل ماڈیولز پر مشتمل ہے:

پلیٹ فارم ڈیزائنر سسٹم
- F-Tile JESD204C Intel FPGA IP
- JTAG ایولون ماسٹر پل تک
- متوازی I/O (PIO) کنٹرولر
- سیریل پورٹ انٹرفیس (SPI) — ماسٹر ماڈیول — IOPLL
- SYSREF جنریٹر
- Exampلی ڈیزائن (ED) کنٹرول CSR
- ترتیب کو دوبارہ ترتیب دیں۔
سسٹم پی ایل ایل

پیٹرن جنریٹر
پیٹرن چیکر

جدول 5. ڈیزائن Exampلی ماڈیولز

اجزاء	تفصیل
پلیٹ فارم ڈیزائنر سسٹم	پلیٹ فارم ڈیزائنر سسٹم F-Tile JESD204C IP ڈیٹا پاتھ اور معاون پیری فیرلز کو فوری کرتا ہے۔
F-Tile JESD204C Intel FPGA IP	یہ پلیٹ فارم ڈیزائنر سب سسٹم TX اور RX F-Tile JESD204C IPs پر مشتمل ہے جو ڈوپلیکس PHY کے ساتھ مل کر شروع کیے گئے ہیں۔
JTAG ایولون ماسٹر پل تک	یہ پل سسٹم کنسول ہوسٹ کو J کے ذریعے ڈیزائن میں میموری میپڈ IP تک رسائی فراہم کرتا ہے۔TAG انٹرفیس
متوازی I/O (PIO) کنٹرولر	یہ کنٹرولر s کے لیے میموری میپڈ انٹرفیس فراہم کرتا ہے۔ampلنگ اور ڈرائیونگ عمومی مقصد I/O پورٹس۔
ایس پی آئی ماسٹر	یہ ماڈیول کنورٹر اینڈ پر ایس پی آئی انٹرفیس میں کنفیگریشن ڈیٹا کی سیریل ٹرانسفر کو ہینڈل کرتا ہے۔
SYSREF جنریٹر	SYSREF جنریٹر لنک کلاک کو حوالہ گھڑی کے طور پر استعمال کرتا ہے اور F-Tile JESD204C IP کے لیے SYSREF دالیں تیار کرتا ہے۔ نوٹ: یہ ڈیزائن سابقample ڈوپلیکس F-Tile JESD204C IP لنک ابتداء کو ظاہر کرنے کے لیے SYSREF جنریٹر کا استعمال کرتا ہے۔ F-Tile JESD204C ذیلی کلاس 1 سسٹم لیول ایپلیکیشن میں، آپ کو SYSREF کو اسی ذریعہ سے بنانا ہوگا جس میں ڈیوائس کلاک ہے۔
آئی او پی ایل ایل	یہ ڈیزائن سابقample ایک IOPLL استعمال کرتا ہے تاکہ F-Tile JESD204C IP میں ڈیٹا منتقل کرنے کے لیے صارف کی گھڑی تیار کرے۔
ED کنٹرول CSR	یہ ماڈیول SYSREF کا پتہ لگانے کا کنٹرول اور اسٹیٹس، اور ٹیسٹ پیٹرن کنٹرول اور اسٹیٹس فراہم کرتا ہے۔
ترتیب کو دوبارہ ترتیب دیں۔	یہ ڈیزائن سابقample 2 reset sequencers پر مشتمل ہے: ترتیب 0 کو ری سیٹ کریں—TX/RX Avalon® سٹریمنگ ڈومین، Avalon میموری میپڈ ڈومین، کور PLL، TX PHY، TX core، اور SYSREF جنریٹر پر ری سیٹ کو ہینڈل کرتا ہے۔ ترتیب 1 کو ری سیٹ کرتا ہے—RX PHY اور RX کور پر ری سیٹ کو ہینڈل کرتا ہے۔
سسٹم پی ایل ایل	F-ٹائل سخت IP اور EMIB کراسنگ کے لیے بنیادی گھڑی کا ذریعہ۔
پیٹرن جنریٹر	پیٹرن جنریٹر PRBS یا r پیدا کرتا ہے۔amp پیٹرن
پیٹرن چیکر	پیٹرن چیکر PRBS یا r کی تصدیق کرتا ہے۔amp پیٹرن موصول ہوا، اور ڈیٹا کی مماثلت ملنے پر غلطی کو جھنڈا لگاتا ہے۔ample

سافٹ ویئر کے تقاضے

انٹیل ڈیزائن سابق کو جانچنے کے لیے درج ذیل سافٹ ویئر کا استعمال کرتا ہے۔ampلینکس سسٹم میں

انٹیل کوارٹس پرائم پرو ایڈیشن سافٹ ویئر
Questa*/ModelSim* یا VCS*/VCS MX سمیلیٹر

ڈیزائن تیار کرنا

ڈیزائن سابق پیدا کرنے کے لئےampلی آئی پی پیرامیٹر ایڈیٹر سے:

Intel Agilex F-tile ڈیوائس فیملی کو ہدف بنانے والا پروجیکٹ بنائیں اور مطلوبہ ڈیوائس کو منتخب کریں۔
آئی پی کیٹلاگ، ٹولز ➤ آئی پی کیٹلاگ میں، ایف ٹائل JESD204C Intel FPGA IP کو منتخب کریں۔
اپنے حسب ضرورت IP تغیرات کے لیے ایک اعلیٰ سطحی نام اور فولڈر کی وضاحت کریں۔ ٹھیک ہے پر کلک کریں۔ پیرامیٹر ایڈیٹر ٹاپ لیول .ip شامل کرتا ہے۔ file موجودہ منصوبے پر خود بخود۔ اگر آپ کو دستی طور پر .ip شامل کرنے کا کہا جائے۔ file پروجیکٹ میں، پروجیکٹ ➤ شامل کریں/ ہٹائیں پر کلک کریں۔ Fileشامل کرنے کے لیے پروجیکٹ میں s file.
سابق کے تحتampلی ڈیزائن ٹیب، ڈیزائن سابق کی وضاحت کریںample پیرامیٹرز جیسا کہ ڈیزائن Ex میں بیان کیا گیا ہے۔ampپیرامیٹرز
جنریٹ ایکس پر کلک کریں۔ampلی ڈیزائن.

سافٹ ویئر تمام ڈیزائن تیار کرتا ہے۔ fileذیلی ڈائریکٹریوں میں s۔ یہ fileتخروپن اور تالیف کو چلانے کے لیے s کی ضرورت ہے۔

ڈیزائن سابقampپیرامیٹرز
F-Tile JESD204C Intel FPGA IP پیرامیٹر ایڈیٹر میں Example ڈیزائن ٹیب آپ کے لیے ڈیزائن سابق کو تیار کرنے سے پہلے کچھ پیرامیٹرز کی وضاحت کرنے کے لیےample

ٹیبل 6۔ سابق میں پیرامیٹرزampلی ڈیزائن ٹیب

پیرامیٹر	اختیارات	تفصیل
ڈیزائن منتخب کریں۔	سسٹم کنسول کنٹرول کوئی نہیں۔	ڈیزائن ایکس تک رسائی کے لیے سسٹم کنسول کنٹرول کو منتخب کریں۔ample ڈیٹا پاتھ سسٹم کنسول کے ذریعے۔
تخروپن	کبھی کبھی	ضروری پیدا کرنے کے لیے آئی پی کو آن کریں۔ fileڈیزائن کی نقالی کے لیے s سابقample
ترکیب	کبھی کبھی	ضروری پیدا کرنے کے لیے آئی پی کو آن کریں۔ files انٹیل کوارٹس پرائم تالیف اور ہارڈ ویئر کے مظاہرے کے لیے۔
ایچ ڈی ایل فارمیٹ (نقل کے لیے)	ویریلوگ وی ڈی ایچ ایل	RTL کا HDL فارمیٹ منتخب کریں۔ files تخروپن کے لیے۔
ایچ ڈی ایل فارمیٹ (ترکیب کے لیے)	صرف ویریلاگ	RTL کا HDL فارمیٹ منتخب کریں۔ files ترکیب کے لیے۔

پیرامیٹر	اختیارات	تفصیل
3 وائر ایس پی آئی ماڈیول بنائیں	کبھی کبھی	3 وائر کی بجائے 4 وائر SPI انٹرفیس کو فعال کرنے کے لیے آن کریں۔
Sysref موڈ	ایک شاٹ متواتر وقفہ وقفہ	منتخب کریں کہ آیا آپ چاہتے ہیں کہ SYSREF الائنمنٹ ایک شاٹ پلس موڈ، متواتر، یا وقفے وقفے سے، آپ کے ڈیزائن کی ضروریات اور وقت کی لچک کی بنیاد پر ہو۔ ون شاٹ— SYSREF کو ایک شاٹ پلس موڈ بنانے کے لیے اس اختیار کو منتخب کریں۔ sysref_ctrl[17] رجسٹر بٹ کی قدر 0 ہے۔ F-Tile JESD204C IP ری سیٹ ڈیسرٹس کے بعد، sysref_ctrl[17] رجسٹر کی قدر کو 0 سے 1، پھر 0 میں، ایک شاٹ SYSREF پلس کے لیے تبدیل کریں۔ متواتر - متواتر موڈ میں SYSREF میں 50:50 ڈیوٹی سائیکل ہے۔ SYSREF کی مدت ESYSREF_MULP ہے۔ گیپڈ پیریڈک—SYSREF میں 1 لنک کلاک سائیکل کے گرانولریٹی کا قابل پروگرام ڈیوٹی سائیکل ہے۔ SYSREF کی مدت ESYSREF_MULP ہے۔ حد سے باہر ڈیوٹی سائیکل سیٹنگ کے لیے، SYSREF جنریشن بلاک کو خود بخود 50:50 ڈیوٹی سائیکل کا اندازہ لگانا چاہیے۔ سے رجوع کریں۔ SYSREF جنریٹر SYSREF کے بارے میں مزید معلومات کے لیے سیکشن مدت
بورڈ منتخب کریں۔	کوئی نہیں۔	ڈیزائن سابق کے لیے بورڈ کا انتخاب کریں۔ample کوئی نہیں — یہ آپشن ڈیزائن سابق کے لیے ہارڈ ویئر کے پہلوؤں کو شامل نہیں کرتا ہے۔ample تمام پن اسائنمنٹس کو ورچوئل پن پر سیٹ کر دیا جائے گا۔
ٹیسٹ پیٹرن	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	پیٹرن جنریٹر اور چیکر ٹیسٹ پیٹرن کو منتخب کریں۔ پیٹرن جنریٹر—JESD204C PRBS پیٹرن جنریٹر فی ڈیٹا کی حمایت کرتا ہے۔ample اس کا مطلب ہے کہ ڈیٹا کی چوڑائی N+CS آپشن ہے۔ PRBS پیٹرن جنریٹر اور چیکر ڈیٹا بنانے کے لیے مفید ہیں۔ample stimulus for testing اور یہ ADC/DAC کنورٹر پر PRBS ٹیسٹ موڈ کے ساتھ مطابقت نہیں رکھتا ہے۔ Ramp پیٹرن جنریٹر—JESD204C لنک لیئر عام طور پر کام کرتی ہے لیکن بعد میں ٹرانسپورٹ کو غیر فعال کر دیا جاتا ہے اور فارمیٹر سے ان پٹ کو نظر انداز کر دیا جاتا ہے۔ ہر لین ایک جیسی آکٹیٹ ندی کو منتقل کرتی ہے جو 0x00 سے 0xFF تک بڑھ جاتی ہے اور پھر دہراتی ہے۔ آرamp پیٹرن ٹیسٹ prbs_test_ctl کے ذریعے قابل بنایا گیا ہے۔ PRBS پیٹرن چیکر—JESD204C PRBS اسکرمبلر خود ہم آہنگ ہے اور یہ توقع کی جاتی ہے کہ جب IP کور لنک اپ کو ڈی کوڈ کرنے کے قابل ہو جاتا ہے، تو سکیمبلنگ سیڈ پہلے سے ہی ہم آہنگ ہو جاتا ہے۔ PRBS سکرامبلنگ سیڈ خود شروع کرنے میں 8 آکٹیٹ لے گا۔ Ramp پیٹرن چیکر—JESD204C اسکرامبلنگ خود ہم آہنگ ہے اور یہ توقع کی جاتی ہے کہ جب آئی پی کور لنک اپ کو ڈی کوڈ کرنے کے قابل ہو جائے گا، تو سکمبلنگ سیڈ پہلے سے ہی ہم آہنگ ہو جائے گا۔ پہلا درست آکٹیٹ r کے طور پر لوڈ کیا جاتا ہے۔amp ابتدائی قیمت. اس کے بعد کے ڈیٹا کو 0xFF تک بڑھنا چاہیے اور 0x00 تک بڑھنا چاہیے۔ آرamp پیٹرن چیکر کو تمام لین میں یکساں پیٹرن کی جانچ کرنی چاہیے۔
اندرونی سیریل لوپ بیک کو فعال کریں۔	کبھی کبھی	اندرونی سیریل لوپ بیک کو منتخب کریں۔
کمانڈ چینل کو فعال کریں۔	کبھی کبھی	کمانڈ چینل پیٹرن کو منتخب کریں۔

ڈائرکٹری کا ڈھانچہ
F-Tile JESD204C ڈیزائن سابقample ڈائریکٹریز پیدا پر مشتمل ہے fileڈیزائن سابق کے لئے samples

تصویر 3۔ F-Tile JESD204C Intel Agilex Design Ex کے لیے ڈائریکٹری کا ڈھانچہample

جدول 7۔ ڈائریکٹری Files

فولڈرز	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
تخروپن / سرپرست	modelsim_sim.tcl tb_top_waveform.do
تخروپن/علامت	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

ڈیزائن کی تقلید سابقampلی ٹیسٹ بینچ

ڈیزائن سابقampلی ٹیسٹ بینچ آپ کے تیار کردہ ڈیزائن کی نقل کرتا ہے۔

شکل 4۔ طریقہ کار

ڈیزائن کی تقلید کرنے کے لیے، درج ذیل اقدامات کریں:

ورکنگ ڈائرکٹری کو میں تبدیل کریں۔ample_design_directory>/simulation/ .
کمانڈ لائن میں، نقلی اسکرپٹ چلائیں۔ نیچے دی گئی جدول معاون سمیلیٹروں کو چلانے کے لیے کمانڈز دکھاتی ہے۔

سمیلیٹر	حکم
کوئسٹا/ماڈل سم	vsim -do modelsim_sim.tcl
کوئسٹا/ماڈل سم	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUI کے بغیر)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

نقلی پیغامات کے ساتھ ختم ہوتا ہے جو اس بات کی نشاندہی کرتے ہیں کہ آیا رن کامیاب تھا یا نہیں۔

شکل 5۔ کامیاب تخروپن
یہ اعداد و شمار VCS سمیلیٹر کے لیے کامیاب نقلی پیغام کو ظاہر کرتا ہے۔

ڈیزائن کو مرتب کرنا Example

صرف تالیف کو مرتب کرنے کے لیے exampلی پروجیکٹ، ان اقدامات پر عمل کریں:

تالیف ڈیزائن کو یقینی بنائیں سابقampلی نسل مکمل ہو گئی ہے۔

Intel Quartus Prime Pro Edition سافٹ ویئر میں، Intel Quartus Prime Pro Edition پروجیکٹ کو کھولیں۔ample_ design_ ڈائریکٹری>/ed/quartus.
پروسیسنگ مینو پر، تالیف شروع کریں پر کلک کریں۔

F-Tile JESD204C ڈیزائن سابق کے لیے تفصیلی وضاحتample

F-Tile JESD204C ڈیزائن سابقample لوپ بیک موڈ کا استعمال کرتے ہوئے ڈیٹا سٹریمنگ کی فعالیت کو ظاہر کرتا ہے۔
آپ اپنی پسند کے پیرامیٹرز کی ترتیبات کی وضاحت کر سکتے ہیں اور ڈیزائن ایکس تیار کر سکتے ہیں۔ample
ڈیزائن سابقample صرف بیس اور پی ایچ وائی دونوں قسم کے لیے ڈوپلیکس موڈ میں دستیاب ہے۔ آپ صرف بیس یا صرف PHY مختلف قسم کا انتخاب کرسکتے ہیں لیکن IP ڈیزائن سابقہ کو تیار کرے گا۔ampلی بیس اور پی ایچ وائی دونوں کے لیے۔

نوٹ: کچھ ہائی ڈیٹا ریٹ کنفیگریشنز ٹائمنگ میں ناکام ہو سکتی ہیں۔ وقت کی ناکامی سے بچنے کے لیے، F-Tile JESD204C Intel FPGA IP پیرامیٹر ایڈیٹر کے کنفیگریشنز ٹیب میں لوئر فریم کلاک فریکوئنسی ملٹیپلیر (FCLK_MULP) ویلیو کو بتانے پر غور کریں۔

سسٹم کے اجزاء

F-Tile JESD204C ڈیزائن سابقample سافٹ ویئر پر مبنی کنٹرول فلو فراہم کرتا ہے جو سسٹم کنسول سپورٹ کے ساتھ یا اس کے بغیر ہارڈ کنٹرول یونٹ کا استعمال کرتا ہے۔

ڈیزائن سابقample اندرونی اور بیرونی لوپ بیک موڈز میں آٹو لنک اپ کو قابل بناتا ہے۔

JTAG ایولون ماسٹر برج تک
دی جے۔TAG Avalon Master Bridge سے میموری میپڈ F-Tile JESD204C IP اور J کے ذریعے پیریفرل آئی پی کنٹرول اور اسٹیٹس رجسٹر تک رسائی حاصل کرنے کے لیے میزبان سسٹم کے درمیان رابطہ فراہم کرتا ہے۔TAG انٹرفیس

تصویر 6۔ جے کے ساتھ سسٹمTAG ایولون ماسٹر برج کور تک

نوٹ: سسٹم کی گھڑی J سے کم از کم 2X تیز ہونی چاہیے۔TAG گھڑی اس ڈیزائن میں سسٹم کلاک mgmt_clk (100MHz) ہے۔ample

متوازی I/O (PIO) کور
Avalon انٹرفیس کے ساتھ متوازی ان پٹ/آؤٹ پٹ (PIO) کور Avalon میموری میپ شدہ غلام بندرگاہ اور عمومی مقصد I/O بندرگاہوں کے درمیان میموری میپڈ انٹرفیس فراہم کرتا ہے۔ I/O پورٹس یا تو آن چپ یوزر لاجک سے جڑتے ہیں، یا I/O پنوں سے جو FPGA سے بیرونی آلات سے جڑتے ہیں۔

تصویر 7۔ ان پٹ پورٹس، آؤٹ پٹ پورٹس، اور IRQ سپورٹ کے ساتھ PIO کور
پہلے سے طے شدہ طور پر، پلیٹ فارم ڈیزائنر جزو انٹرپٹ سروس لائن (IRQ) کو غیر فعال کر دیتا ہے۔

PIO I/O پورٹس کو اعلیٰ سطح کے HDL پر تفویض کیا گیا ہے۔ file (ان پٹ پورٹس کے لیے io_ اسٹیٹس، آؤٹ پٹ پورٹس کے لیے io_ کنٹرول)۔

نیچے دی گئی جدول ڈویلپمنٹ کٹ پر DIP سوئچ اور LED میں I/O بندرگاہوں کی حالت اور کنٹرول کے لیے سگنل کنیکٹیویٹی کی وضاحت کرتی ہے۔

ٹیبل 8۔ PIO کور I/O پورٹس

بندرگاہ	بٹ	سگنل
آؤٹ_پورٹ	0	USER_LED SPI پروگرامنگ ہو گئی۔
آؤٹ_پورٹ	31:1	محفوظ
ان_پورٹ	0	USER_DIP اندرونی سیریل لوپ بیک آف = 1 کو فعال کریں۔ پر = 0
	1	USER_DIP FPGA سے تیار کردہ SYSREF قابل آف = 1 پر = 0
	31:2	محفوظ

ایس پی آئی ماسٹر
ایس پی آئی ماسٹر ماڈیول آئی پی کیٹلاگ معیاری لائبریری میں ایک معیاری پلیٹ فارم ڈیزائنر جزو ہے۔ یہ ماڈیول ایس پی آئی پروٹوکول کا استعمال کرتا ہے تاکہ بیرونی کنورٹرز کی ترتیب کو آسان بنایا جا سکے۔ample، ADC، DAC، اور بیرونی گھڑی کے جنریٹرز) ان آلات کے اندر ایک منظم رجسٹر کی جگہ کے ذریعے۔

SPI ماسٹر کے پاس Avalon میموری میپڈ انٹرفیس ہے جو Avalon ماسٹر (JTAG Avalon ماسٹر برج تک) Avalon میموری میپڈ انٹرکنیکٹ کے ذریعے۔ SPI ماسٹر کو Avalon ماسٹر سے کنفیگریشن کی ہدایات ملتی ہیں۔

SPI ماسٹر ماڈیول 32 آزاد SPI غلاموں کو کنٹرول کرتا ہے۔ SCLK بوڈ ریٹ 20 میگاہرٹز (5 سے تقسیم) پر ترتیب دیا گیا ہے۔
اس ماڈیول کو 4 وائر، 24 بٹ چوڑائی والے انٹرفیس میں ترتیب دیا گیا ہے۔ اگر جنریٹ 3-وائر ایس پی آئی ماڈیول آپشن کو منتخب کیا جاتا ہے، تو ایس پی آئی ماسٹر کے 4-وائر آؤٹ پٹ کو 3-وائر میں تبدیل کرنے کے لیے ایک اضافی ماڈیول فوری بنایا جاتا ہے۔

آئی او پی ایل ایل
IOPLL فریم_کلک اور لنک_کلک بنانے کے لیے درکار گھڑی تیار کرتا ہے۔ PLL کی حوالہ گھڑی قابل ترتیب ہے لیکن ڈیٹا ریٹ/فیکٹر 33 تک محدود ہے۔

ڈیزائن کے لئے سابقample جو 24.33024 Gbps کے ڈیٹا ریٹ کو سپورٹ کرتا ہے، فریم_کلک اور لنک_کلک کے لیے کلاک ریٹ 368.64 میگاہرٹز ہے۔
ڈیزائن کے لئے سابقample جو 32 Gbps کے ڈیٹا ریٹ کو سپورٹ کرتا ہے، فریم_کلک اور لنک_کلک کے لیے کلاک ریٹ 484.848 میگاہرٹز ہے۔

SYSREF جنریٹر
SYSREF F-Tile JESD204C انٹرفیس والے ڈیٹا کنورٹرز کے لیے ایک اہم ٹائمنگ سگنل ہے۔

ڈیزائن میں SYSREF جنریٹر سابقample کا استعمال صرف ڈوپلیکس JESD204C آئی پی لنک ابتدائی نمائش کے مقصد کے لیے کیا جاتا ہے۔ JESD204C ذیلی کلاس 1 سسٹم لیول ایپلیکیشن میں، آپ کو آلہ کی گھڑی کے ذریعہ سے SYSREF تیار کرنا ہوگا۔

F-Tile JESD204C IP کے لیے، SYSREF کنٹرول رجسٹر کا SYSREF ضرب (SYSREF_MULP) SYSREF پیریڈ کی وضاحت کرتا ہے، جو E پیرامیٹر کا n-انٹیجر ملٹیپل ہے۔

آپ کو E*SYSREF_MULP ≤16 یقینی بنانا ہوگا۔ سابق کے لیےample، اگر E=1، SYSREF_MULP کی قانونی ترتیب 1–16 کے اندر ہونی چاہیے، اور اگر E=3، SYSREF_MULP کی قانونی ترتیب 1–5 کے اندر ہونی چاہیے۔

نوٹ: اگر آپ حد سے باہر SYSREF_MULP سیٹ کرتے ہیں، تو SYSREF جنریٹر سیٹنگ کو SYSREF_MULP=1 پر ٹھیک کر دے گا۔
آپ یہ منتخب کر سکتے ہیں کہ آیا آپ چاہتے ہیں کہ SYSREF کی قسم ون شاٹ پلس ہو، متواتر، یا وقفہ وقفہ سے Ex.ampF-Tile JESD204C Intel FPGA IP پیرامیٹر ایڈیٹر میں le ڈیزائن ٹیب۔

ٹیبل 9۔ Exampپیریڈک اور گیپڈ پیریڈک SYSREF کاؤنٹر کے لیس

E	SYSREF_MULP	SYSREF پیریڈ (ESYSREF_MULP 32)	ڈیوٹی سائیکل	تفصیل
1	1	32	1..31 (قابل عمل)	وقفہ وقفہ
1	1	32	16 (مقررہ)	متواتر
1	2	64	1..63 (قابل عمل)	وقفہ وقفہ
1	2	64	32 (مقررہ)	متواتر
1	16	512	1..511 (قابل عمل)	وقفہ وقفہ
1	16	512	256 (مقررہ)	متواتر
2	3	19	1..191 (قابل عمل)	وقفہ وقفہ
2	3	192	96 (مقررہ)	متواتر
2	8	512	1..511 (قابل عمل)	وقفہ وقفہ
2	8	512	256 (مقررہ)	متواتر
2	9 (غیر قانونی)	64	32 (مقررہ)	وقفہ وقفہ
2	9 (غیر قانونی)	64	32 (مقررہ)	متواتر

ٹیبل 10۔ SYSREF کنٹرول رجسٹر
آپ SYSREF کنٹرول رجسٹروں کو متحرک طور پر دوبارہ ترتیب دے سکتے ہیں اگر رجسٹر کی ترتیب اس ترتیب سے مختلف ہے جس کی آپ نے وضاحت کی تھی جب آپ نے ڈیزائن تیار کیا تھا۔ample F-Tile JESD204C Intel FPGA IP ری سیٹ سے باہر ہونے سے پہلے SYSREF رجسٹروں کو کنفیگر کریں۔ اگر آپ اس کے ذریعے بیرونی SYSREF جنریٹر کو منتخب کرتے ہیں۔
sysref_ctrl[7] رجسٹر بٹ، آپ SYSREF قسم، ضرب، ڈیوٹی سائیکل اور مرحلے کی ترتیبات کو نظر انداز کر سکتے ہیں۔

بٹس	ڈیفالٹ قدر	تفصیل
sysref_ctrl[1:0]	2'b00: ایک شاٹ 2'b01: متواتر 2'b10: وقفہ وقفہ	SYSREF قسم۔ پہلے سے طے شدہ قدر SYSREF موڈ کی ترتیب پر منحصر ہے۔ Exampلی ڈیزائن F-Tile JESD204C Intel FPGA IP پیرامیٹر ایڈیٹر میں ٹیب۔
sysref_ctrl[6:2]	5'b00001	SYSREF ضرب۔ یہ SYSREF_MULP فیلڈ متواتر اور وقفے وقفے سے SYSREF قسم پر لاگو ہوتا ہے۔ F-Tile JESD1C IP ری سیٹ سے باہر ہونے سے پہلے ESYSREF_MULP ویلیو 16 سے 204 کے درمیان ہے آپ کو ملٹی پلیئر ویلیو کو کنفیگر کرنا چاہیے۔ اگر ESYSREF_MULP قدر اس حد سے باہر ہے تو، ضارب قدر ڈیفالٹ 5'b00001 ہو جاتی ہے۔
sysref_ctrl[7]	ڈوپلیکس ڈیٹا پاتھ: 1'b1 سمپلیکس TX یا RX ڈیٹا پاتھ: 1'b0	SYSREF منتخب کریں۔ پہلے سے طے شدہ قدر کا انحصار سابق میں ڈیٹا پاتھ کی ترتیب پر ہوتا ہے۔ampF-Tile JESD204C Intel FPGA IP پیرامیٹر ایڈیٹر میں le ڈیزائن ٹیب۔ 0: سمپلیکس TX یا RX (بیرونی SYSREF) 1: ڈوپلیکس (اندرونی SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF ڈیوٹی سائیکل جب SYSREF کی قسم متواتر یا وقفے وقفے سے ہوتی ہے۔ F-Tile JESD204C IP ری سیٹ سے باہر ہونے سے پہلے آپ کو ڈیوٹی سائیکل کو کنفیگر کرنا چاہیے۔ زیادہ سے زیادہ قدر = (ESYSREF_MULP32)-1 مثال کے لیےampلی: 50% ڈیوٹی سائیکل = (ESYSREF_MULP32)/2 اگر آپ اس رجسٹر فیلڈ کو کنفیگر نہیں کرتے ہیں، یا اگر آپ رجسٹر فیلڈ کو 50 یا زیادہ سے زیادہ اجازت شدہ قدر سے زیادہ کنفیگر کرتے ہیں تو ڈیوٹی سائیکل ڈیفالٹ 0% ہو جاتا ہے۔
sysref_ctrl[17]	1'b0	دستی کنٹرول جب SYSREF قسم ون شاٹ ہو۔ SYSREF سگنل کو ہائی پر سیٹ کرنے کے لیے 1 لکھیں۔ SYSREF سگنل کو کم کرنے کے لیے 0 لکھیں۔ ون شاٹ موڈ میں SYSREF پلس بنانے کے لیے آپ کو 1 پھر 0 لکھنے کی ضرورت ہے۔
sysref_ctrl[31:18]	22'h0	محفوظ

سیکوینسر کو دوبارہ ترتیب دیں۔
یہ ڈیزائن سابقample دو ری سیٹ سیکوینسر پر مشتمل ہے:

ترتیب 0 کو ری سیٹ کریں—TX/RX Avalon سٹریمنگ ڈومین، Avalon میموری میپڈ ڈومین، کور PLL، TX PHY، TX core، اور SYSREF جنریٹر پر ری سیٹ کو ہینڈل کرتا ہے۔

ترتیب 1 کو دوبارہ ترتیب دینا—RX PHY اور RX Core پر دوبارہ ترتیب دینے کو ہینڈل کرتا ہے۔

3-وائر ایس پی آئی
یہ ماڈیول SPI انٹرفیس کو 3-وائر میں تبدیل کرنے کے لیے اختیاری ہے۔

سسٹم پی ایل ایل
ایف ٹائل میں تین آن بورڈ سسٹم PLLs ہیں۔ یہ سسٹم PLLs سخت IP (MAC، PCS، اور FEC) اور EMIB کراسنگ کے لیے بنیادی گھڑی کا ذریعہ ہیں۔ اس کا مطلب ہے کہ، جب آپ سسٹم PLL کلاکنگ موڈ استعمال کرتے ہیں، تو بلاکس PMA کلاک کے ذریعے نہیں لگائے جاتے ہیں اور FPGA کور سے آنے والی گھڑی پر انحصار نہیں کرتے ہیں۔ ہر سسٹم PLL صرف ایک فریکوئنسی انٹرفیس سے وابستہ گھڑی پیدا کرتا ہے۔ سابق کے لیےampلی، آپ کو ایک انٹرفیس 1 گیگا ہرٹز اور ایک انٹرفیس 500 میگاہرٹز پر چلانے کے لیے دو سسٹم PLLs کی ضرورت ہے۔ سسٹم PLL کا استعمال آپ کو ہر لین کو آزادانہ طور پر استعمال کرنے کی اجازت دیتا ہے بغیر کسی لین گھڑی کی تبدیلی کے جو پڑوسی لین کو متاثر کرتی ہے۔
ہر سسٹم PLL آٹھ FGT حوالہ گھڑیوں میں سے کسی ایک کا استعمال کر سکتا ہے۔ سسٹم PLLs ایک حوالہ گھڑی کا اشتراک کر سکتے ہیں یا مختلف حوالہ گھڑیاں رکھ سکتے ہیں۔ ہر انٹرفیس یہ منتخب کر سکتا ہے کہ وہ کون سا سسٹم PLL استعمال کرتا ہے، لیکن، ایک بار منتخب ہونے کے بعد، یہ طے ہو جاتا ہے، متحرک ری کنفیگریشن کا استعمال کرتے ہوئے دوبارہ ترتیب نہیں دیا جا سکتا۔

متعلقہ معلومات
ایف ٹائل آرکیٹیکچر اور پی ایم اے اور ایف ای سی ڈائریکٹ پی ایچ وائی آئی پی یوزر گائیڈ

Intel Agilex F-tile آلات میں سسٹم PLL کلاکنگ موڈ کے بارے میں مزید معلومات۔

پیٹرن جنریٹر اور چیکر
پیٹرن جنریٹر اور چیکر ڈیٹا بنانے کے لیے مفید ہیں۔amples اور جانچ کے مقاصد کے لیے نگرانی۔
جدول 11. معاون پیٹرن جنریٹر

پیٹرن جنریٹر	تفصیل
PRBS پیٹرن جنریٹر	F-Tile JESD204C ڈیزائن سابقample PRBS پیٹرن جنریٹر مندرجہ ذیل درجے کی کثیر الاضلاع کی حمایت کرتا ہے: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp پیٹرن جنریٹر	آرamp ہر آنے والے s کے لیے پیٹرن کی قدر میں 1 کا اضافہample جنریٹر کی چوڑائی N کے ساتھ ہے، اور s میں تمام بٹس ہونے پر 0 پر گھومتا ہے۔ample ہیں 1. آر کو فعال کریں۔amp ED کنٹرول بلاک کے tst_ctl رجسٹر میں 1 سے بٹ 2 لکھ کر پیٹرن جنریٹر۔
کمانڈ چینل آرamp پیٹرن جنریٹر	F-Tile JESD204C ڈیزائن سابقample کمانڈ چینل r کی حمایت کرتا ہے۔amp پیٹرن جنریٹر فی لین۔ آرamp پیٹرن کی قدر میں 1 فی 6 بٹس کمانڈ الفاظ کا اضافہ۔ ابتدائی بیج تمام لین میں اضافہ کا نمونہ ہے۔

جدول 12۔ معاون پیٹرن چیکر

پیٹرن چیکر	تفصیل
PRBS پیٹرن چیکر	جب F-Tile JESD204C IP ڈیسکیو الائنمنٹ حاصل کر لیتا ہے تو پیٹرن چیکر میں سکیمبلنگ سیڈ خود ہم آہنگ ہو جاتا ہے۔ پیٹرن چیکر کو سکمبلنگ سیڈ کے لیے 8 آکٹٹس کی ضرورت ہوتی ہے تاکہ خود کو ہم آہنگ کیا جاسکے۔
Ramp پیٹرن چیکر	پہلا درست ڈیٹا sample ہر کنورٹر (M) کے لیے r کی ابتدائی قدر کے طور پر لوڈ کیا جاتا ہے۔amp پیٹرن بعد میں ڈیٹا samples قدروں کو ہر گھڑی کے چکر میں 1 سے زیادہ سے زیادہ تک بڑھنا چاہیے اور پھر 0 تک بڑھنا چاہیے۔

پیٹرن چیکر	تفصیل
	سابق کے لیےample، جب S=1، N=16 اور WIDTH_MULP = 2، ڈیٹا کی چوڑائی فی کنورٹر S * WIDTH_MULP * N = 32 ہے۔ زیادہ سے زیادہ ڈیٹا sample قدر 0xFFFF ہے۔ آرamp پیٹرن چیکر اس بات کی تصدیق کرتا ہے کہ تمام کنورٹرز میں ایک جیسے پیٹرن موصول ہوئے ہیں۔
کمانڈ چینل آرamp پیٹرن چیکر	F-Tile JESD204C ڈیزائن سابقample کمانڈ چینل r کی حمایت کرتا ہے۔amp پیٹرن چیکر. موصول ہونے والا پہلا کمانڈ لفظ (6 بٹس) ابتدائی قدر کے طور پر لوڈ کیا جاتا ہے۔ اسی لین میں آنے والے کمانڈ الفاظ کو 0x3F تک بڑھنا اور 0x00 تک بڑھنا چاہیے۔ کمانڈ چینل آرamp پیٹرن چیکر r کے لیے چیک کرتا ہے۔amp تمام لین میں پیٹرن.

F-Tile JESD204C TX اور RX IP
یہ ڈیزائن سابقample آپ کو ہر TX/RX کو سمپلیکس موڈ یا ڈوپلیکس موڈ میں کنفیگر کرنے کی اجازت دیتا ہے۔
ڈوپلیکس کنفیگریشنز اندرونی یا بیرونی سیریل لوپ بیک کا استعمال کرتے ہوئے IP فعالیت کے مظاہرے کی اجازت دیتی ہیں۔ IP کے اندر CSRs کو IP کنٹرول اور اسٹیٹس کے مشاہدے کی اجازت دینے کے لیے بہتر نہیں بنایا گیا ہے۔

F-Tile JESD204C ڈیزائن Exampلی گھڑی اور ری سیٹ کریں۔

F-Tile JESD204C ڈیزائن سابقample کے پاس گھڑی اور ری سیٹ سگنلز کا ایک سیٹ ہے۔

ٹیبل 13۔ڈیزائن سابقampلی گھڑیاں

گھڑی سگنل۔	سمت	تفصیل
mgmt_clk	ان پٹ	100 میگاہرٹز کی فریکوئنسی کے ساتھ LVDS تفریق گھڑی۔
refclk_xcvr	ان پٹ	ڈیٹا ریٹ/فیکٹر 33 کی فریکوئنسی کے ساتھ ٹرانسیور حوالہ گھڑی۔
refclk_core	ان پٹ	کور حوالہ گھڑی اسی تعدد کے ساتھ refclk_xcvr
in_sysref	ان پٹ	SYSREF سگنل۔ زیادہ سے زیادہ SYSREF فریکوئنسی ڈیٹا کی شرح/(66x32xE) ہے۔
sysref_out	آؤٹ پٹ
txlink_clk rxlink_clk	اندرونی	ڈیٹا ریٹ/66 کی فریکوئنسی کے ساتھ TX اور RX لنک کلاک۔
txframe_clk rxframe_clk	اندرونی	ڈیٹا ریٹ کی فریکوئنسی کے ساتھ TX اور RX فریم کلاک/33 (FCLK_MULP=2) ڈیٹا ریٹ کی فریکوئنسی کے ساتھ TX اور RX فریم کلاک/66 (FCLK_MULP=1)
tx_fclk rx_fclk	اندرونی	ڈیٹا ریٹ کی فریکوئنسی کے ساتھ TX اور RX فیز کلاک/66 (FCLK_MULP=2) TX اور RX فیز کلاک ہمیشہ زیادہ ہوتی ہے (1'b1) جب FCLK_MULP=1
spi_SCLK	آؤٹ پٹ	20 میگاہرٹز کی فریکوئنسی کے ساتھ SPI بوڈ ریٹ کلاک۔

جب آپ ڈیزائن سابق لوڈ کرتے ہیں۔ampFPGA ڈیوائس میں داخل ہونے پر، ایک اندرونی ninit_done ایونٹ یقینی بناتا ہے کہ JTAG ایولون ماسٹر پل کے ساتھ ساتھ دیگر تمام بلاکس بھی ری سیٹ میں ہیں۔

SYSREF جنریٹر کے پاس txlink_clk اور rxlink_clk گھڑیوں کے لیے جان بوجھ کر غیر مطابقت پذیر تعلقات کو انجیکشن کرنے کے لیے اس کا خود مختار ری سیٹ ہے۔ یہ طریقہ بیرونی گھڑی کی چپ سے SYSREF سگنل کی تقلید میں زیادہ جامع ہے۔

ٹیبل 14۔ ڈیزائن سابقampدوبارہ سیٹ کرتا ہے۔

سگنل ری سیٹ کریں۔	سمت	تفصیل
عالمی_پہلی_این	ان پٹ	J کے علاوہ تمام بلاکس کے لیے پش بٹن گلوبل ری سیٹTAG ایولون ماسٹر پل تک۔
ninit_done	اندرونی	جے کے لیے ری سیٹ ریلیز آئی پی سے آؤٹ پٹTAG ایولون ماسٹر پل تک۔
edctl_rst_n	اندرونی	ED کنٹرول بلاک J کے ذریعہ دوبارہ ترتیب دیا گیا ہے۔TAG ایولون ماسٹر پل تک۔ hw_rst اور global_rst_n بندرگاہیں ED کنٹرول بلاک کو دوبارہ ترتیب نہیں دیتی ہیں۔
hw_rst	اندرونی	ED کنٹرول بلاک کے rst_ctl رجسٹر پر لکھ کر hw_rst پر زور دیں اور ختم کریں۔ mgmt_rst_in_n دعوی کرتا ہے جب hw_rst کا دعوی کیا جاتا ہے۔
mgmt_rst_in_n	اندرونی	مختلف IPs کے Avalon میموری میپ شدہ انٹرفیس اور ری سیٹ سیکوینسر کے ان پٹ کے لیے ری سیٹ کریں: F-Tile JESD20C IP ڈوپلیکس Native PHY کے لیے j204c_reconfig_reset SPI ماسٹر کے لیے spi_rst_n پی آئی او اسٹیٹس اور کنٹرول کے لیے pio_rst_n ری سیٹ سیکوینسر 0 اور 0 کا reset_in1 پورٹ گلوبل_rst_n، hw_rst، یا edctl_rst_n پورٹ ایم جی ایم ٹی_رسٹ_ان_ن پر دوبارہ ترتیب دینے کا دعوی کرتا ہے۔
sysref_rst_n	اندرونی	ری سیٹ سیکوینسر 0 reset_out2 پورٹ کا استعمال کرتے ہوئے ED کنٹرول بلاک میں SYSREF جنریٹر بلاک کے لیے ری سیٹ کریں۔ reset sequencer 0 reset_out2 پورٹ ری سیٹ کو ختم کرتا ہے اگر کور PLL مقفل ہے۔
core_pll_rst	اندرونی	reset sequencer 0 reset_out0 پورٹ کے ذریعے کور PLL کو ری سیٹ کرتا ہے۔ کور PLL دوبارہ سیٹ ہوتا ہے جب mgmt_rst_in_n دوبارہ ترتیب دیا جاتا ہے۔
j204c_tx_avs_rst_n	اندرونی	F-Tile JESD204C TX Avalon میموری میپ شدہ انٹرفیس کو ری سیٹ سیکوینسر 0 کے ذریعے دوبارہ سیٹ کرتا ہے۔
j204c_rx_avs_rst_n	اندرونی	F-Tile JESD204C TX Avalon میموری میپ شدہ انٹرفیس کو ری سیٹ سیکوینسر 1 کے ذریعے دوبارہ سیٹ کرتا ہے۔
j204c_tx_rst_n	اندرونی	F-Tile JESD204C TX لنک اور ٹرانسپورٹ لیئرز کو txlink_clk، اور txframe_clk، ڈومینز میں ری سیٹ کرتا ہے۔ ری سیٹ سیکوینسر 0 reset_out5 پورٹ j204c_tx_rst_n کو دوبارہ ترتیب دیتا ہے۔ اگر کور PLL لاک ہو اور tx_pma_ready اور tx_ready سگنلز پر زور دیا جائے تو یہ ڈیسرٹ کو دوبارہ ترتیب دیتا ہے۔
j204c_rx_rst_n	اندرونی	F-Tile JESD204C RX لنک کو ری سیٹ کرتا ہے اور rxlink_clk، اور rxframe_clk ڈومینز میں پرتوں کو ٹرانسپورٹ کرتا ہے۔

سگنل ری سیٹ کریں۔	سمت	تفصیل
		ری سیٹ سیکوینسر 1 reset_out4 پورٹ j204c_rx_rst_n کو دوبارہ ترتیب دیتا ہے۔ اگر کور PLL لاک ہو اور rx_pma_ready اور rx_ready سگنلز پر زور دیا جائے تو یہ ڈیسرٹ کو دوبارہ ترتیب دیتا ہے۔
j204c_tx_rst_ack_n	اندرونی	j204c_tx_rst_n کے ساتھ ہینڈ شیکس سگنل کو دوبارہ ترتیب دیں۔
j204c_rx_rst_ack_n	اندرونی	j204c_rx_rst_n کے ساتھ ہینڈ شیکس سگنل کو دوبارہ ترتیب دیں۔

تصویر 8۔ ڈیزائن کے لیے ٹائمنگ ڈایاگرام Exampدوبارہ سیٹ کرتا ہے۔

F-Tile JESD204C ڈیزائن Exampلی سگنلز

ٹیبل 15. سسٹم انٹرفیس سگنلز

سگنل	سمت	تفصیل
گھڑیاں اور ری سیٹ
mgmt_clk	ان پٹ	سسٹم کے انتظام کے لیے 100 میگاہرٹز گھڑی۔
refclk_xcvr	ان پٹ	F-tile UX QUAD اور سسٹم PLL کے لیے حوالہ گھڑی۔ ڈیٹا ریٹ/فیکٹر 33 کے برابر۔
refclk_core	ان پٹ	کور PLL حوالہ گھڑی۔ refclk_xcvr جیسی گھڑی کی فریکوئنسی لاگو کرتا ہے۔
in_sysref	ان پٹ	JESD204C ذیلی کلاس 1 کے نفاذ کے لیے بیرونی SYSREF جنریٹر سے SYSREF سگنل۔
sysref_out	آؤٹ پٹ	JESD204C ذیلی کلاس 1 کے نفاذ کے لیے SYSREF سگنل FPGA ڈیوائس کے ذریعے ڈیزائن سابق کے لیےample لنک ابتدائی مقصد صرف.

سگنل	سمت	تفصیل
ایس پی آئی
spi_SS_n[2:0]	آؤٹ پٹ	فعال کم، SPI غلام منتخب سگنل.
spi_SCLK	آؤٹ پٹ	SPI سیریل گھڑی۔
spi_sdio	ان پٹ/آؤٹ پٹ	آؤٹ پٹ ڈیٹا آقا سے بیرونی غلام تک۔ بیرونی غلام سے ماسٹر تک ڈیٹا داخل کریں۔

سگنل	سمت	تفصیل
نوٹ:جب جنریٹ 3-وائر ایس پی آئی ماڈیول آپشن فعال ہوتا ہے۔
spi_MISO نوٹ: جب جنریٹ 3-وائر ایس پی آئی ماڈیول آپشن فعال نہیں ہوتا ہے۔	ان پٹ	بیرونی غلام سے SPI ماسٹر کو ڈیٹا ان پٹ کریں۔
spi_MOSI نوٹ: جب جنریٹ 3-وائر ایس پی آئی ماڈیول آپشن فعال نہیں ہوتا ہے۔	آؤٹ پٹ	آؤٹ پٹ ڈیٹا SPI ماسٹر سے بیرونی غلام تک۔

سگنل	سمت	تفصیل
ADC / DAC
tx_serial_data[LINK*L-1:0]	آؤٹ پٹ	DAC کے لیے مختلف تیز رفتار سیریل آؤٹ پٹ ڈیٹا۔ گھڑی سیریل ڈیٹا اسٹریم میں سرایت شدہ ہے۔
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	ان پٹ	ADC سے مختلف ہائی سپیڈ سیریل ان پٹ ڈیٹا۔ گھڑی کو سیریل ڈیٹا اسٹریم سے بازیافت کیا گیا ہے۔
rx_serial_data_n[LINK*L-1:0]

سگنل	سمت	تفصیل
عمومی مقصد I/O
user_led[3:0]	آؤٹ پٹ	درج ذیل شرائط کی حیثیت کی نشاندہی کرتا ہے: [0]: SPI پروگرامنگ ہو گئی۔ [1]: TX لنک کی خرابی۔ [2]: RX لنک کی خرابی۔ [3]: Avalon سٹریمنگ ڈیٹا کے لیے پیٹرن چیکر کی خرابی۔
user_dip[3:0]	ان پٹ	یوزر موڈ DIP سوئچ ان پٹ: [0]: اندرونی سیریل لوپ بیک فعال [1]: FPGA سے تیار کردہ SYSREF قابل [3:2]: محفوظ

سگنل	سمت	تفصیل
آؤٹ آف بینڈ (OOB) اور حیثیت
rx_patchk_data_error[LINK-1:0]	آؤٹ پٹ	جب اس سگنل پر زور دیا جاتا ہے، تو یہ اشارہ کرتا ہے کہ پیٹرن چیکر کو غلطی کا پتہ چلا ہے۔
rx_link_error[LINK-1:0]	آؤٹ پٹ	جب اس سگنل پر زور دیا جاتا ہے، تو یہ اشارہ کرتا ہے کہ JESD204C RX IP نے مداخلت کا دعوی کیا ہے۔
tx_link_error[LINK-1:0]	آؤٹ پٹ	جب اس سگنل پر زور دیا جاتا ہے، تو یہ اشارہ کرتا ہے کہ JESD204C TX IP نے مداخلت کا دعوی کیا ہے۔
emb_lock_out	آؤٹ پٹ	جب اس سگنل پر زور دیا جاتا ہے، تو یہ اشارہ کرتا ہے کہ JESD204C RX IP نے EMB لاک حاصل کر لیا ہے۔
sh_lock_out	آؤٹ پٹ	جب اس سگنل پر زور دیا جاتا ہے، تو یہ اشارہ کرتا ہے کہ JESD204C RX IP سنک ہیڈر مقفل ہے۔

سگنل	سمت	تفصیل
ایولون اسٹریمنگ
rx_avst_valid[LINK-1:0]	ان پٹ	اشارہ کرتا ہے کہ آیا کنورٹر ایسampایپلیکیشن پرت میں لی ڈیٹا درست ہے یا غلط۔ 0: ڈیٹا غلط ہے۔ 1: ڈیٹا درست ہے۔
rx_avst_data[(TOTAL_SAMPLE*N -1:0 ]	ان پٹ	کنورٹر ایسample ڈیٹا کو ایپلی کیشن پرت میں بھیجیں۔

F-Tile JESD204C ڈیزائن Exampلی کنٹرول رجسٹر

F-Tile JESD204C ڈیزائن سابقample ED کنٹرول بلاک میں رجسٹر بائٹ ایڈریسنگ (32 بٹس) کا استعمال کرتا ہے۔

ٹیبل 16۔ ڈیزائن سابقampلی ایڈریس کا نقشہ
یہ 32 بٹ ED کنٹرول بلاک رجسٹر mgmt_clk ڈومین میں ہیں۔

جزو	پتہ
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-ٹائل JESD204C RX IP	0x000D_0000 – 0x000D_03FF
ایس پی آئی کنٹرول	0x0102_0000 – 0x0102_001F
پی آئی او کنٹرول	0x0102_0020 – 0x0102_002F
پی آئی او کی حیثیت	0x0102_0040 – 0x0102_004F
سیکوینسر 0 کو دوبارہ ترتیب دیں۔	0x0102_0100 – 0x0102_01FF
سیکوینسر 1 کو دوبارہ ترتیب دیں۔	0x0102_0200 – 0x0102_02FF
ای ڈی کنٹرول	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP ٹرانسیور PHY Reconfig	0x0200_0000 – 0x023F_FFFF

جدول 17. رجسٹر رسائی کی قسم اور تعریف
یہ جدول Intel FPGA IPs کے لیے رجسٹر تک رسائی کی قسم کو بیان کرتا ہے۔

رسائی کی قسم	تعریف
RO/V	سافٹ ویئر صرف پڑھنے کے لیے (لکھنے پر کوئی اثر نہیں)۔ قدر مختلف ہو سکتی ہے۔
RW	سافٹ ویئر موجودہ بٹ ویلیو کو پڑھتا اور واپس کرتا ہے۔ سافٹ ویئر بٹ کو مطلوبہ قیمت پر لکھتا اور سیٹ کرتا ہے۔
RW1C	سافٹ ویئر موجودہ بٹ ویلیو کو پڑھتا اور واپس کرتا ہے۔ سافٹ ویئر 0 لکھتا ہے اور اس کا کوئی اثر نہیں ہوتا ہے۔ سافٹ ویئر 1 لکھتا ہے اور بٹ کو 0 پر صاف کرتا ہے اگر بٹ کو ہارڈ ویئر کے ذریعہ 1 پر سیٹ کیا گیا ہے۔ ہارڈ ویئر بٹ کو 1 پر سیٹ کرتا ہے۔ سافٹ ویئر کلیئر کو ہارڈ ویئر سیٹ سے زیادہ ترجیح حاصل ہے۔

ٹیبل 18۔ ای ڈی کنٹرول ایڈریس کا نقشہ

آفسیٹ	نام رجسٹر کریں۔
0x00	rst_ctl
0x04	rst_sts0
*جاری…*

آفسیٹ	نام رجسٹر کریں۔
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

جدول 19۔ ای ڈی کنٹرول بلاک کنٹرول اور اسٹیٹس رجسٹر

بائٹ آفسیٹ	رجسٹر کریں۔	نام	رسائی	دوبارہ ترتیب دیں۔	تفصیل
0x00	rst_ctl	rst_asssert	RW	0x0	کنٹرول ری سیٹ کریں۔ [0]: دوبارہ ترتیب دینے کے لیے 1 لکھیں۔ (hw_rst) ڈیسرٹ ری سیٹ کرنے کے لیے دوبارہ 0 لکھیں۔ [31:1]: محفوظ۔
0x04	rst_sts0	rst_status	RO/V	0x0	اسٹیٹس کو ری سیٹ کریں۔ [0]: کور PLL مقفل حالت۔ [31:1]: محفوظ۔
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	اندرونی یا بیرونی SYSREF جنریٹر کے لیے SYSREF کنارے کا پتہ لگانے کی حیثیت۔ [0]: 1 کی قدر بتاتی ہے کہ ذیلی کلاس 1 آپریشن کے لیے SYSREF بڑھتے ہوئے کنارے کا پتہ چلا ہے۔ سافٹ ویئر اس بٹ کو صاف کرنے کے لیے 1 لکھ سکتا ہے تاکہ نئے SYSREF کنارے کا پتہ لگ سکے۔ [31:1]: محفوظ۔
0x40	sysref_ctl	sysref_contr ol	RW	ڈوپلیکس ڈیٹا پاتھ ایک شاٹ: 0x00080	SYSREF کنٹرول۔ سے رجوع کریں۔ ٹیبل 10 اس رجسٹر کے استعمال کے بارے میں مزید معلومات کے لیے صفحہ 17 پر۔
				متواتر:	نوٹ: ری سیٹ کی قیمت پر منحصر ہے۔
				0x00081	SYSREF قسم اور F-ٹائل
				وقفہ وقفہ:	JESD204C IP ڈیٹا پاتھ پیرامیٹر کی ترتیبات۔
				0x00082
				TX یا RX ڈیٹا
				راستہ
				ایک شاٹ:
				0x00000
				متواتر:
				0x00001
				گیپڈ-
				متواتر:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF کی حیثیت۔ اس رجسٹر میں SYSREF کی تازہ ترین مدت اور اندرونی SYSREF جنریٹر کی ڈیوٹی سائیکل سیٹنگز شامل ہیں۔ سے رجوع کریں۔ ٹیبل 9 SYSREF مدت اور ڈیوٹی سائیکل کی قانونی قیمت کے لیے صفحہ 16 پر۔
*جاری…*

بائٹ آفسیٹ	رجسٹر کریں۔	نام	رسائی	دوبارہ ترتیب دیں۔	تفصیل
					[8:0]: SYSREF مدت۔ جب قدر 0xFF ہے، SYSREF مدت = 255 جب قدر اگر 0x00، SYSREF مدت = 256۔ [17:9]: SYSREF ڈیوٹی سائیکل۔ [31:18]: محفوظ۔
0x80	tst_ctl	tst_control	RW	0x0	ٹیسٹ کنٹرول۔ پیٹرن جنریٹر اور چیکر کے لیے مختلف ٹیسٹ پیٹرن کو فعال کرنے کے لیے اس رجسٹر کا استعمال کریں۔ [1:0] = محفوظ فیلڈ [2] = ramp_test_ctl 1'b0 = PRBS پیٹرن جنریٹر اور چیکر کو فعال کرتا ہے۔ 1'b1 = r کو فعال کرتا ہے۔amp پیٹرن جنریٹر اور چیکر [31:3]: محفوظ۔
0x8c	tst_err0	tst_error	RW1C	0x0	لنک 0 کے لیے ایرر فلیگ۔ جب بٹ 1'b1 ہوتا ہے، تو یہ اشارہ کرتا ہے کہ غلطی ہوئی ہے۔ آپ کو غلطی کا جھنڈا صاف کرنے کے لیے متعلقہ بٹ پر 1'b1 لکھنے سے پہلے غلطی کو حل کرنا چاہیے۔ [0] = پیٹرن چیکر کی خرابی [1] = tx_link_error [2] = rx_link_error [3] = کمانڈ پیٹرن چیکر کی خرابی [31:4]: محفوظ۔

F-Tile JESD204C Intel FPGA IP ڈیزائن Ex کے لیے دستاویز پر نظر ثانی کی تاریخampلی یوزر گائیڈ

دستاویز کا ورژن	انٹیل کوارٹس پرائم ورژن	IP ورژن	تبدیلیاں
2021.10.11	21.3	1.0.0	ابتدائی رہائی۔

دستاویزات / وسائل

intel F-Tile JESD204C Intel FPGA IP ڈیزائن Example [پی ڈی ایف] یوزر گائیڈ
F-Tile JESD204C Intel FPGA IP ڈیزائن Example, F-Tile JESD204C, Intel FPGA IP Design Exampلی، آئی پی ڈیزائن سابقampلی، ڈیزائن سابقample

حوالہ جات

صارف دستی

F-Tile JESD204C Intel FPGA IP ڈیزائن Example

F-Tile JESD204C Intel® FPGA IP ڈیزائن Exampلی یوزر گائیڈ