F-Tile JESD204C Intel FPGA IP Design Example

Acerca de F-Tile JESD204C Intel® FPGA IP Design Example Guía de usuario

Esta guía de usuario ofrece as funcións, pautas de uso e descrición detallada sobre o deseño, por exemploampficheiros para o F-Tile JESD204C Intel® FPGA IP usando dispositivos Intel Agilex™.

Público destinado

Este documento está destinado a:

• Arquitecto de deseño para facer a selección de IP durante a fase de planificación do deseño a nivel de sistema
• Deseñadores de hardware ao integrar a IP no seu deseño a nivel de sistema
• Enxeñeiros de validación durante a fase de simulación a nivel de sistema e validación de hardware

Documentos relacionados
A seguinte táboa enumera outros documentos de referencia relacionados coa IP FPGA Intel F-Tile JESD204C.

Táboa 1. Documentos relacionados

Referencia	Descrición
Guía de usuario de F-Tile JESD204C Intel FPGA IP	Ofrece información sobre o IP FPGA Intel F-Tile JESD204C.
Notas de lanzamento de F-Tile JESD204C Intel FPGA IP	Lista os cambios realizados para o F-Tile JESD204C F-Tile JESD204C nunha versión concreta.
Folla de datos do dispositivo Intel Agilex	Este documento describe as características eléctricas, as características de conmutación, as especificacións de configuración e a sincronización dos dispositivos Intel Agilex.

Acrónimos e glosario

Táboa 2. Lista de acrónimos

Acrónimo	Expansión
LEMC	Reloxo multibloque local ampliado
FC	Frecuencia de reloxo de cadros
ADC	Conversor de analóxico a dixital
DAC	Conversor dixital a analóxico
DSP	Procesador de sinal dixital
TX	Transmisor
RX	Receptor

Acrónimo	Expansión
DLL	Capa de ligazón de datos
RSE	Rexistro de control e estado
CRU	Unidade de reloxo e reinicio
ISR	Rutina de servizo de interrupción
FIFO	Primeiro en entrar, primeiro en saír
SERDES	Serializador Deserializador
ECC	Código de corrección de erros
FEC	Corrección de erros de reenvío
SERR	Detección de erro único (en ECC, corrixible)
DERR	Detección de dobre erro (en ECC, fatal)
PRBS	Secuencia binaria pseudoaleatoria
MAC	Controlador de acceso a medios. MAC inclúe a subcapa de protocolo, a capa de transporte e a capa de enlace de datos.
PHY	Capa física. PHY normalmente inclúe a capa física, SERDES, controladores, receptores e CDR.
PCS	Subcapa de codificación física
PMA	Anexo de medio físico
RBD	Retardo do búfer de RX
UI	Intervalo unitario = duración do bit de serie
Conta RBD	RX Buffer Delay a última chegada ao carril
Compensación RBD	Oportunidade de lanzamento de RX Buffer Delay
SH	Sincronizar cabeceira
TL	Capa de transporte
EMIB	Ponte de interconexión multi-die incorporada

Táboa 3. Lista de glosario

Prazo	Descrición
Dispositivo convertidor	Convertidor ADC ou DAC
Dispositivo lóxico	FPGA ou ASIC
Octeto	Un grupo de 8 bits, que serve de entrada ao codificador 64/66 e saída do decodificador
Mordisquear	Un conxunto de 4 bits que é a unidade de traballo base das especificacións JESD204C
Bloquear	Un símbolo de 66 bits xerado polo esquema de codificación 64/66
Taxa de liña	Taxa de datos efectiva da ligazón en serie Taxa da liña de carril = (Mx Sx N'x 66/64 x FC) / L
Ligazón Reloxo	Reloxo da ligazón = Taxa de liña de carril/66.
Marco	Conxunto de octetos consecutivos no que se pode identificar a posición de cada octeto por referencia a un sinal de aliñamento de trama.
Reloxo de cadros	Un reloxo do sistema que funciona á velocidade de fotogramas, que debe ser un reloxo de enlace 1x e 2x.

Prazo	Descrición
Samples por cadro de reloxo	Samples por reloxo, o total sampficheiros no reloxo de cadros para o dispositivo conversor.
LEMC	Reloxo interno usado para aliñar o límite do multibloque estendido entre carrís e nas referencias externas (SYSREF ou Subclase 1).
Subclase 0	Non hai soporte para a latencia determinista. Os datos deberían liberarse inmediatamente cando se desvíe de carril a carril no receptor.
Subclase 1	Latencia determinista usando SYSREF.
Enlace multipunto	Enlaces entre dispositivos con 2 ou máis dispositivos convertidores.
Codificación 64B/66B	Código de liña que asigna datos de 64 bits a 66 bits para formar un bloque. A estrutura de datos de nivel base é un bloque que comeza cunha cabeceira de sincronización de 2 bits.

Táboa 4. Símbolos

Prazo	Descrición
L	Número de carrís por dispositivo convertidor
M	Número de conversores por dispositivo
F	Número de octetos por fotograma nun único carril
S	Número de sampos transmitidos por un único conversor por ciclo de trama
N	Resolución do convertidor
N'	Número total de bits por sample no formato de datos do usuario
CS	Número de bits de control por conversión sample
CF	Número de palabras de control por período de reloxo de fotogramas por ligazón
HD	Formato de datos de usuario de alta densidade
E	Número de multibloque nun multibloque estendido

F-Tile JESD204C Intel FPGA IP Design Example Guía de inicio rápido

O deseño IP F-Tile JESD204C Intel FPGA exampos ficheiros para dispositivos Intel Agilex inclúen un banco de probas de simulación e un deseño de hardware que admite compilación e probas de hardware.
Podes xerar o deseño F-Tile JESD204C por exemploampa través do catálogo IP do software Intel Quartus® Prime Pro Edition.

Figura 1. Desenvolvemento Stages para o Deseño Example

Deseño Example Diagrama de bloques

Figura 2. Deseño F-Tile JESD204C Example Diagrama de bloques de alto nivel

O deseño exampLe consta dos seguintes módulos:

• Sistema de deseño de plataformas
  • F-Tile JESD204C Intel FPGA IP
  • JTAG ata a ponte Avalon Master
  • Controlador de E/S paralela (PIO).
  • Interfaz de porto serie (SPI)—módulo mestre—IOPLL
  • Xerador SYSREF
  • Example Design (ED) Control RSE
  • Restablecer secuenciadores
• PLL do sistema
• Xerador de patróns
• Comprobador de patróns

Táboa 5. Deseño Example Módulos

Compoñentes	Descrición
Sistema de deseño de plataformas	O sistema Platform Designer instancia a ruta de datos IP F-Tile JESD204C e os periféricos compatibles.
F-Tile JESD204C Intel FPGA IP	Este subsistema Platform Designer contén as IP TX e RX F-Tile JESD204C instanciadas xunto co PHY dúplex.
JTAG ata a ponte Avalon Master	Esta ponte proporciona acceso ao host da consola do sistema á IP mapeada en memoria no deseño a través do ficheiro JTAG interface.
Controlador de E/S paralela (PIO).	Este controlador ofrece unha interface mapeada en memoria para sampling e condución de portos de E/S de propósito xeral.
Mestre SPI	Este módulo xestiona a transferencia en serie de datos de configuración á interface SPI no extremo do conversor.
Xerador SYSREF	O xerador SYSREF usa o reloxo de enlace como reloxo de referencia e xera pulsos SYSREF para o IP F-Tile JESD204C. Nota: Este deseño example usa o xerador SYSREF para demostrar a inicialización da ligazón IP dúplex F-Tile JESD204C. Na aplicación de nivel de sistema F-Tile JESD204C subclase 1, debe xerar o SYSREF a partir da mesma fonte que o reloxo do dispositivo.
IOPLL	Este deseño example usa un IOPLL para xerar un reloxo de usuario para transmitir datos á IP F-Tile JESD204C.
ED Control CSR	Este módulo proporciona control e estado de detección de SYSREF e control e estado de patróns de proba.
Restablecer secuenciadores	Este deseño exampO ficheiro consta de 2 secuenciadores de reinicio: Secuencia de restablecemento 0: xestiona o restablecemento do dominio de transmisión TX/RX Avalon®, do dominio asignado de memoria Avalon, do núcleo PLL, do TX PHY, do núcleo TX e do xerador SYSREF. Secuencia de restablecemento 1: xestiona o restablecemento de RX PHY e RX core.
PLL do sistema	Fonte de reloxo principal para o cruce de IP ríxido F-tile e EMIB.
Xerador de patróns	O xerador de patróns xera un PRBS ou ramp patrón.
Comprobador de patróns	O comprobador de patróns verifica o PRBS ou ramp padrón recibido e marca un erro cando atopa unha falta de coincidencia de datosample.

Requisitos de software

Intel usa o seguinte software para probar o deseño, por exemploampficheiros nun sistema Linux:

• Software Intel Quartus Prime Pro Edition
• Simulador de Questa*/ModelSim* ou VCS*/VCS MX

Xeración do deseño

Para xerar o deseño exampficheiro do editor de parámetros IP:

1. Cree un proxecto dirixido á familia de dispositivos Intel Agilex F-tile e seleccione o dispositivo desexado.
2. No Catálogo IP, Ferramentas ➤ Catálogo IP, seleccione F-Tile JESD204C Intel FPGA IP.
3. Especifique un nome de nivel superior e o cartafol para a súa variación de IP personalizada. Fai clic en Aceptar. O editor de parámetros engade o .ip de nivel superior file ao proxecto actual automaticamente. Se se lle solicita que engada manualmente o ficheiro .ip file ao proxecto, faga clic en Proxecto ➤ Engadir/Eliminar Files en Project para engadir o file.
4. Baixo o Example Pestana Deseño, especifique o deseño exampparámetros de le como se describe no Deseño Example Parámetros.
5. Fai clic en Xerar Exampo Deseño.

O software xera todo o deseño files nos subdirectorios. Estes files son necesarios para executar a simulación e a compilación.

Deseño Example Parámetros
O editor de parámetros IP F-Tile JESD204C Intel FPGA inclúe o Example Pestana Deseño para que especifique certos parámetros antes de xerar o deseño, por exemploample.

Táboa 6. Parámetros no Exampla Pestana Deseño

Parámetro	Opcións	Descrición
Seleccione Deseño	Control da consola do sistema Ningún	Seleccione o control da consola do sistema para acceder ao deseño, por exemploampruta de datos do ficheiro a través da consola do sistema.
Simulación	Acendido apagado	Activa a IP para xerar o necesario files para simular o deseño example.
Síntese	Acendido apagado	Activa a IP para xerar o necesario files para a compilación e demostración de hardware de Intel Quartus Prime.
formato HDL (para simulación)	Verilog VDHL	Seleccione o formato HDL do RTL files para simulación.
formato HDL (para síntese)	Só Verilog	Seleccione o formato HDL do RTL files para a síntese.

Parámetro	Opcións	Descrición
Xerar módulo SPI de 3 cables	Acendido apagado	Active para activar a interface SPI de 3 fíos en lugar de 4 fíos.
Modo Sysref	Un disparo Periódico Periódico gapped	Seleccione se quere que o aliñamento SYSREF sexa un modo de pulso único, periódico ou periódico con intervalos, en función dos seus requisitos de deseño e flexibilidade de tempo. One-shot: seleccione esta opción para permitir que SYSREF sexa un modo de pulso one-shot. O valor do bit de rexistro sysref_ctrl[17] é 0. Despois de que o restablecemento IP de F-Tile JESD204C se anule, cambie o valor do rexistro sysref_ctrl[17] de 0 a 1, despois a 0, para obter un pulso SYSREF dun disparo. Periódico: SYSREF en modo periódico ten un ciclo de traballo de 50:50. O período SYSREF é E*SYSREF_MULP. Periódico con intervalos: SYSREF ten un ciclo de traballo programable de granularidade dun ciclo de reloxo de enlace. O período SYSREF é E*SYSREF_MULP. Para a configuración do ciclo de traballo fóra do rango, o bloque de xeración SYSREF debería inferir automaticamente un ciclo de traballo 1:50. Consulte o SYSREF Xerador sección para obter máis información sobre o SYSREF período.
Selecciona taboleiro	Ningún	Seleccione o taboleiro para o deseño example. Ningún: esta opción exclúe aspectos de hardware para o deseño, por exemploample. Todas as asignacións de pines estableceranse como pinos virtuais.
Patrón de proba	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Seleccione o xerador de patróns e o patrón de proba de verificación. Xerador de patróns: JESD204C admite o xerador de patróns PRBS por datosample. Isto significa que o ancho dos datos é a opción N+CS. O xerador e o verificador de patróns PRBS son útiles para crear datosampo estímulo para probar e non é compatible co modo de proba PRBS do conversor ADC/DAC. Ramp Xerador de patróns: a capa de enlace JESD204C funciona normalmente, pero o transporte posterior está desactivado e ignórase a entrada do formateador. Cada carril transmite un fluxo de octetos idéntico que aumenta de 0x00 a 0xFF e despois se repite. Ramp prbs_test_ctl habilita a proba do patrón. PRBS Pattern Checker: o codificador PRBS JESD204C se sincroniza automáticamente e espérase que cando o núcleo IP poida decodificar a conexión, a semente de codificación xa estea sincronizada. A semente de codificación PRBS tardará 8 octetos en autoiniciarse. Ramp Comprobador de patróns: a codificación JESD204C sincronízase automaticamente e espérase que cando o núcleo IP sexa capaz de decodificar a conexión, a semente de codificación xa estea sincronizada. O primeiro octeto válido cárgase como ramp valor inicial. Os datos posteriores deben aumentar ata 0xFF e pasar a 0x00. Ramp o corrector de patróns debería comprobar o patrón idéntico en todos os carrís.
Activa o loopback en serie interno	Acendido apagado	Seleccione loopback en serie interno.
Activar a canle de comandos	Acendido apagado	Seleccione o patrón da canle de comandos.

Estrutura do directorio
O deseño F-Tile JESD204C exampos directorios de ficheiros conteñen xerados files para o deseño examples.

Figura 3. Estrutura de directorio para F-Tile JESD204C Intel Agilex Design Example

Táboa 7. Directorio Files

Cartafoles	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulación/mentor	modelsim_sim.tcl tb_top_waveform.do
simulación/sinopsia	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulando o deseño Exampo banco de probas

O deseño example testbench simula o teu deseño xerado.

Figura 4. Procedemento

Para simular o deseño, siga os seguintes pasos:

1. Cambia o directorio de traballo aample_design_directory>/simulation/ .
2. Na liña de comandos, executa o script de simulación. A seguinte táboa mostra os comandos para executar os simuladores compatibles.

Simulador	Comando
Esta/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (sen GUI de Questa/ ModelSim)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

A simulación remata con mensaxes que indican se a execución foi exitosa ou non.

Figura 5. Simulación exitosa
Esta figura mostra a mensaxe de simulación exitosa para o simulador VCS.

Compilación do deseño Example

Para compilar o exemplo só de compilaciónample proxecto, siga estes pasos:

1. Garantir o deseño da compilación exampa xeración está completa.
2. No software Intel Quartus Prime Pro Edition, abra o proxecto Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. No menú Procesamento, faga clic en Iniciar compilación.

Descrición detallada do deseño F-Tile JESD204C Example

O deseño F-Tile JESD204C example demostra a funcionalidade da transmisión de datos mediante o modo loopback.
Podes especificar a configuración dos parámetros que queiras e xerar o deseño por exemploample.
O deseño example só está dispoñible en modo dúplex para a variante Base e PHY. Podes escoller só a base ou a variante só PHY, pero a IP xeraría o deseño, por exemploample tanto para Base como para PHY.

Nota:  Algunhas configuracións de alta velocidade de datos poden fallar no tempo. Para evitar fallos de temporización, considere especificar o valor do multiplicador de frecuencia de reloxo de cadros máis baixo (FCLK_MULP) na pestana Configuracións do editor de parámetros IP Intel FPGA F-Tile JESD204C.

Compoñentes do sistema

O deseño F-Tile JESD204C example proporciona un fluxo de control baseado en software que utiliza a unidade de control ríxida con ou sen soporte de consola do sistema.

O deseño example permite unha conexión automática nos modos de bucle interno e externo.

JTAG ata Avalon Master Bridge
O JTAG a Avalon Master Bridge proporciona unha conexión entre o sistema host para acceder á IP F-Tile JESD204C mapeada en memoria e os rexistros de estado e control de IP periféricos a través do JTAG interface.

Figura 6. Sistema con JTAG ata Avalon Master Bridge Core

Nota:  O reloxo do sistema debe ser polo menos 2 veces máis rápido que o JTAG reloxo. O reloxo do sistema é mgmt_clk (100 MHz) neste deseño, por exemploample.

Núcleo de E/S paralela (PIO).
O núcleo de entrada/saída paralela (PIO) con interface Avalon proporciona unha interface mapeada en memoria entre un porto escravo mapeado en memoria de Avalon e portos de E/S de propósito xeral. Os portos de E/S conéctanse á lóxica de usuario no chip ou a pins de E/S que se conectan a dispositivos externos á FPGA.

Figura 7. Núcleo PIO con portos de entrada, portos de saída e compatibilidade con IRQ
Por defecto, o compoñente Platform Designer desactiva a liña de servizo de interrupción (IRQ).

Os portos de E/S PIO están asignados no nivel superior HDL file (Estado io_ para portos de entrada, control io_ para portos de saída).

A táboa seguinte describe a conectividade de sinal para os portos de E/S de control e estado para o interruptor DIP e o LED do kit de desenvolvemento.

Táboa 8. Portos de E/S do núcleo PIO

Porto	Bit	Sinal
Porto_saída	0	USER_LED programación SPI feita
	31:1	Reservado
In_port	0	Habilitación de bucle de retorno en serie interno USER_DIP Desactivado = 1 Activado = 0
	1	USER_DIP Activación SYSREF xerada por FPGA Desactivada = 1 Activado = 0
	31:2	Reservado.

Mestre SPI
O módulo mestre SPI é un compoñente estándar de Platform Designer na biblioteca estándar do catálogo IP. Este módulo usa o protocolo SPI para facilitar a configuración de conversores externos (por exemploample, ADC, DAC e xeradores de reloxos externos) mediante un espazo de rexistro estruturado dentro destes dispositivos.

O mestre SPI ten unha interface mapeada de memoria Avalon que se conecta ao mestre Avalon (JTAG á ponte principal de Avalon) a través da interconexión mapeada con memoria de Avalon. O mestre SPI recibe instrucións de configuración do mestre Avalon.

O módulo mestre SPI controla ata 32 escravos SPI independentes. A velocidade en baudios SCLK está configurada en 20 MHz (divisible por 5).
Este módulo está configurado para unha interface de 4 fíos e 24 bits de ancho. Se se selecciona a opción Xerar módulo SPI de 3 fíos, créase un módulo adicional para converter a saída de 4 fíos do mestre SPI en 3 fíos.

IOPLL
O IOPLL xera o reloxo necesario para xerar frame_clk e link_clk. O reloxo de referencia para o PLL é configurable pero limitado á taxa de datos/factor de 33.

• Para o deseño exampque admite unha velocidade de datos de 24.33024 Gbps, a taxa de reloxo para frame_clk e link_clk é de 368.64 MHz.
• Para o deseño exampque admite unha velocidade de datos de 32 Gbps, a taxa de reloxo para frame_clk e link_clk é de 484.848 MHz.

Xerador SYSREF
SYSREF é un sinal de temporización crítico para conversores de datos con interface F-Tile JESD204C.

O xerador SYSREF no deseño example úsase só para a demostración de inicialización da ligazón IP JESD204C dúplex. Na aplicación de nivel de sistema da subclase 204 JESD1C, debes xerar SYSREF a partir da mesma fonte que o reloxo do dispositivo.

Para o IP F-Tile JESD204C, o multiplicador SYSREF (SYSREF_MULP) do rexistro de control SYSREF define o período SYSREF, que é un múltiplo de n enteiros do parámetro E.

Debe asegurarse de que E*SYSREF_MULP ≤16. Por example, se E=1, a configuración legal para SYSREF_MULP debe estar entre 1 e 16, e se E=3, a configuración legal para SYSREF_MULP debe estar entre 1 e 5.

Nota:  Se estableces un SYSREF_MULP fóra de rango, o xerador de SYSREF fixará a configuración en SYSREF_MULP=1.
Pode seleccionar se quere que o tipo SYSREF sexa un pulso único, periódico ou periódico con intervalos a través do Example Ficha Deseño no editor de parámetros IP F-Tile JESD204C Intel FPGA.

Táboa 9. Examparchivos de contador SYSREF periódico e intervalo periódico

E	SYSREF_MULP	PERIODO SYSREF (E*SYSREF_MULP* 32)	Ciclo de traballo	Descrición
1	1	32	1..31 (Programable)	Periódico Gap
1	1	32	16 (Fixado)	Periódico
1	2	64	1..63 (Programable)	Periódico Gap
1	2	64	32 (Fixado)	Periódico
1	16	512	1..511 (Programable)	Periódico Gap
1	16	512	256 (Fixado)	Periódico
2	3	19	1..191 (Programable)	Periódico Gap
2	3	192	96 (Fixado)	Periódico
2	8	512	1..511 (Programable)	Periódico Gap
2	8	512	256 (Fixado)	Periódico
2	9 (ilegal)	64	32 (Fixado)	Periódico Gap
2	9 (ilegal)	64	32 (Fixado)	Periódico

 

Táboa 10. Rexistros de control SYSREF
Podes reconfigurar dinámicamente os rexistros de control SYSREF se a configuración do rexistro é diferente da que especificaches cando xerou o deseño.ample. Configure os rexistros SYSREF antes de que o F-Tile JESD204C Intel FPGA IP estea sen reiniciar. Se selecciona o xerador externo SYSREF a través do
sysref_ctrl[7] bit de rexistro, pode ignorar a configuración do tipo SYSREF, multiplicador, ciclo de traballo e fase.

Bits	Valor predeterminado	Descrición
sysref_ctrl[1:0]	2'b00: Tiro único 2'b01: Periódico 2'b10: Periódico con intervalos	Tipo SYSREF. O valor predeterminado depende da configuración do modo SYSREF no ficheiro Exampo Deseño no editor de parámetros IP FPGA Intel F-Tile JESD204C.
sysref_ctrl[6:2]	5'b00001	Multiplicador SYSREF. Este campo SYSREF_MULP é aplicable ao tipo SYSREF periódico e periódico con intervalos. Debes configurar o valor do multiplicador para asegurarte de que o valor de E*SYSREF_MULP estea entre 1 e 16 antes de que a IP de F-Tile JESD204C estea sen reiniciar. Se o valor de E*SYSREF_MULP está fóra deste intervalo, o valor do multiplicador por defecto é 5'b00001.
sysref_ctrl[7]	Ruta de datos dúplex: 1'b1 Ruta de datos simplex TX ou RX: 1'b0	SYSREF seleccionar. O valor predeterminado depende da configuración da ruta de datos no Example Ficha Deseño no editor de parámetros IP F-Tile JESD204C Intel FPGA. 0: TX simplex ou RX (SYSREF externo) 1: dúplex (SYSREF interno)
sysref_ctrl[16:8]	9:0h	Ciclo de traballo SYSREF cando o tipo SYSREF é periódico ou periódico con intervalos. Debe configurar o ciclo de traballo antes de que a IP de F-Tile JESD204C estea sen reiniciar. Valor máximo = (E*SYSREF_MULP*32)-1 Por exemploampLe: Ciclo de traballo do 50 % = (E*SYSREF_MULP*32)/2 O ciclo de traballo predeterminado é 50 % se non configura este campo de rexistro, ou se configura o campo de rexistro a 0 ou máis que o valor máximo permitido.
sysref_ctrl[17]	1'b0	Control manual cando o tipo SYSREF é one-shot. Escriba 1 para establecer o sinal SYSREF en alto. Escriba 0 para establecer o sinal SYSREF en baixo. Debe escribir un 1 e despois un 0 para crear un pulso SYSREF en modo de disparo único.
sysref_ctrl[31:18]	22:0h	Reservado.

Restablecer secuenciadores
Este deseño exampO ficheiro consta de dous secuenciadores de reinicio:

• Secuencia de restablecemento 0: xestiona o restablecemento do dominio de transmisión TX/RX Avalon, do dominio asignado na memoria Avalon, do núcleo PLL, do TX PHY, do núcleo TX e do xerador SYSREF.
• Secuencia de restablecemento 1: xestiona o restablecemento de RX PHY e RX Core.

SPI de 3 fíos
Este módulo é opcional para converter a interface SPI a 3 cables.

PLL do sistema
F-tile ten tres PLL de sistema a bordo. Estes PLL do sistema son a fonte de reloxo principal para o cruce de IP duro (MAC, PCS e FEC) e EMIB. Isto significa que, cando usa o modo de reloxo PLL do sistema, os bloques non están marcados polo reloxo PMA e non dependen dun reloxo procedente do núcleo FPGA. Cada PLL do sistema só xera o reloxo asociado a unha interface de frecuencia. Por example, necesitas dous PLL do sistema para executar unha interface a 1 GHz e unha interface a 500 MHz. Usar un sistema PLL permítelle usar cada carril de forma independente sen que o cambio de reloxo de carril afecte a un carril veciño.
Cada PLL do sistema pode usar calquera dos oito reloxos de referencia FGT. Os PLL do sistema poden compartir un reloxo de referencia ou ter diferentes reloxos de referencia. Cada interface pode escoller que PLL do sistema usa, pero, unha vez escollido, é arranxado, non reconfigurable mediante a reconfiguración dinámica.

Información relacionada
F-tile Architecture and PMA and FEC Direct PHY IP User Guide

Máis información sobre o modo de reloxo PLL do sistema nos dispositivos Intel Agilex F-tile.

Xerador e verificador de patróns
O xerador de patróns e o verificador son útiles para crear datosampficheiros e seguimento para fins de proba.
Táboa 11. Xerador de patróns compatible

Xerador de patróns	Descrición
Xerador de patróns PRBS	O deseño F-Tile JESD204C exampO xerador de patróns PRBS admite o seguinte grao de polinomios: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp xerador de patróns	O ramp o valor do patrón increméntase en 1 para cada s posteriorample co ancho xerador de N, e pasa a 0 cando todos os bits no sampson 1. Activa o ramp xerador de patróns escribindo un 1 ao bit 2 do rexistro tst_ctl do bloque de control ED.
Canle de mando ramp xerador de patróns	O deseño F-Tile JESD204C example admite a canle de comandos ramp xerador de patróns por carril. O ramp o valor do patrón aumenta en 1 por cada 6 bits de palabras de comando. A semente inicial é un patrón de incremento en todos os carrís.

Táboa 12. Comprobador de patróns compatible

Comprobador de patróns	Descrición
Verificador de patróns PRBS	A semente de codificación no comprobador de patróns autosincronízase cando o F-Tile JESD204C IP consegue un aliñamento de desaxeamento. O comprobador de patróns require 8 octetos para que a semente de codificación se sincronice.
Ramp verificador de patróns	Os primeiros datos válidos sample para cada conversor (M) cárgase como o valor inicial de ramp patrón. Datos posteriores sampos valores deben aumentar 1 en cada ciclo de reloxo ata o máximo e despois pasar a 0.

Comprobador de patróns	Descrición
	Por example, cando S=1, N=16 e WIDTH_MULP = 2, o ancho de datos por conversor é S * WIDTH_MULP * N = 32. Os datos máximos sampO valor do ficheiro é 0xFFFF. O ramp o comprobador de patróns verifica que se reciban patróns idénticos en todos os conversores.
Canle de mando ramp verificador de patróns	O deseño F-Tile JESD204C example admite a canle de comandos ramp verificador de patróns. A primeira palabra de comando (6 bits) recibida cárgase como valor inicial. As palabras de comando posteriores no mesmo carril deben aumentar ata 0x3F e pasar a 0x00. A canle de mando ramp verificación de patróns para ramp patróns en todos os carrís.

F-Tile JESD204C TX e RX IP
Este deseño example permite configurar cada TX/RX en modo simplex o dúplex.
As configuracións dúplex permiten a demostración da funcionalidade IP mediante un loopback en serie interno ou externo. Os CSR dentro da IP non están optimizados para permitir o control de IP e a observación do estado.

F-Tile JESD204C Deseño Example Reloxo e Restablecer

O deseño F-Tile JESD204C example ten un conxunto de reloxos e sinais de reinicio.

Táboa 13.Deseño Example Reloxos

Sinal de reloxo	Dirección	Descrición
mgmt_clk	Entrada	Reloxo diferencial LVDS con frecuencia de 100 MHz.
refclk_xcvr	Entrada	Reloxo de referencia do transceptor cunha frecuencia de velocidade de datos/factor de 33.
refclk_core	Entrada	Reloxo de referencia do núcleo coa mesma frecuencia que refclk_xcvr.
in_sysref	Entrada	Sinal SYSREF. A frecuencia máxima de SYSREF é a taxa de datos/(66x32xE).
sysref_out	Saída
txlink_clk rxlink_clk	Interno	Reloxo de enlace TX e RX con frecuencia de taxa de datos/66.
txframe_clk rxframe_clk	Interno	Reloxo de fotogramas TX e RX con frecuencia de velocidade de datos/33 (FCLK_MULP=2) Reloxo de fotogramas TX e RX con frecuencia de velocidade de datos/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Interno	Reloxo de fase TX e RX con frecuencia de velocidade de datos/66 (FCLK_MULP=2) O reloxo de fase TX e RX é sempre alto (1'b1) cando FCLK_MULP=1
spi_SCLK	Saída	Reloxo de velocidade en baudios SPI con frecuencia de 20 MHz.

Cando cargas o deseño exampnun dispositivo FPGA, un evento interno ninit_done asegura que o JTAG a Avalon Master Bridge está en reinicio, así como todos os demais bloques.

O xerador SYSREF ten o seu reinicio independente para inxectar unha relación asíncrona intencionada para os reloxos txlink_clk e rxlink_clk. Este método é máis completo para emular o sinal SYSREF dun chip de reloxo externo.

Táboa 14. Deseño Example Resets

Restablecer o sinal	Dirección	Descrición
global_rst_n	Entrada	Botón de reinicio global para todos os bloques, excepto o JTAG ata a ponte Avalon Master.
ninit_feito	Interno	Saída de Restablecer IP de versión para JTAG ata a ponte Avalon Master.
edctl_rst_n	Interno	O bloque de control ED é restablecido por JTAG ata a ponte Avalon Master. Os portos hw_rst e global_rst_n non restablecen o bloque de control ED.
hw_rst	Interno	Afirma e anula hw_rst escribindo no rexistro rst_ctl do bloque ED Control. mgmt_rst_in_n afirma cando se afirma hw_rst.
mgmt_rst_in_n	Interno	Restablecer as interfaces mapeadas en memoria de Avalon de varias IP e entradas de secuenciadores de restablecemento:  j20c_reconfig_reset para F-Tile JESD204C IP dúplex nativo PHY spi_rst_n para SPI master pio_rst_n para o estado e control PIO porto reset_in0 do secuenciador de reinicio 0 e 1 O porto global_rst_n, hw_rst ou edctl_rst_n afirma o restablecemento en mgmt_rst_in_n.
sysref_rst_n	Interno	Restablece o bloque xerador SYSREF no bloque ED Control usando o porto reset_out0 do secuenciador de reinicio 2. O porto reset_out0 do secuenciador de reinicio 2 anula o reinicio se o PLL principal está bloqueado.
core_pll_rst	Interno	Restablece o PLL principal a través do porto reset_out0 do secuenciador de reinicio 0. O PLL principal restablece cando se fai o reinicio mgmt_rst_in_n.
j204c_tx_avs_rst_n	Interno	Restablece a interface mapeada de memoria F-Tile JESD204C TX Avalon mediante o secuenciador de reinicio 0. A interface mapeada en memoria TX Avalon afirma cando se afirma mgmt_rst_in_n.
j204c_rx_avs_rst_n	Interno	Restablece a interface mapeada de memoria F-Tile JESD204C TX Avalon mediante o secuenciador de reinicio 1. A interface mapeada en memoria do RX Avalon confirma cando se afirma mgmt_rst_in_n.
j204c_tx_rst_n	Interno	Restablece a ligazón F-Tile JESD204C TX e as capas de transporte nos dominios txlink_clk e txframe_clk. O porto reset_out0 do secuenciador de reinicio 5 restablece j204c_tx_rst_n. Este reinicio anula se o PLL principal está bloqueado e se afirman os sinais tx_pma_ready e tx_ready.
j204c_rx_rst_n	Interno	Restablece a ligazón RX de F-Tile JESD204C e as capas de transporte nos dominios rxlink_clk e rxframe_clk.

Restablecer o sinal	Dirección	Descrición
		O porto reset_out1 do secuenciador de reinicio 4 restablece j204c_rx_rst_n. Este reinicio anula se o PLL principal está bloqueado e se afirman os sinais rx_pma_ready e rx_ready.
j204c_tx_rst_ack_n	Interno	Restablece o sinal de apretón de mans con j204c_tx_rst_n.
j204c_rx_rst_ack_n	Interno	Restablece o sinal de apretón de mans con j204c_rx_rst_n.

Figura 8. Diagrama de temporización para o deseño Example Resets

F-Tile JESD204C Deseño Example Sinais

Táboa 15. Sinais da interface do sistema

Sinal	Dirección	Descrición
Reloxos e reinicios
mgmt_clk	Entrada	Reloxo de 100 MHz para xestión do sistema.
refclk_xcvr	Entrada	Reloxo de referencia para F-tile UX QUAD e System PLL. Equivalente á taxa de datos/factor de 33.
refclk_core	Entrada	Reloxo de referencia PLL do núcleo. Aplica a mesma frecuencia de reloxo que refclk_xcvr.
in_sysref	Entrada	Sinal SYSREF do xerador SYSREF externo para a implementación da subclase 204 JESD1C.
sysref_out	Saída	Sinal SYSREF para a implementación da subclase 204 JESD1C xerada polo dispositivo FPGA para o deseño exampsó o propósito de inicialización da ligazón.

 

Sinal	Dirección	Descrición
SPI
spi_SS_n[2:0]	Saída	Sinal de selección de escravo SPI activo baixo.
spi_SCLK	Saída	Reloxo de serie SPI.
spi_sdio	Entrada/Saída	Saída de datos do mestre ao escravo externo. Introducir datos do escravo externo ao mestre.

Sinal	Dirección	Descrición
Nota:Cando a opción Xerar módulo SPI de 3 fíos está activada.
spi_MISO Nota: Cando a opción Xerar módulo SPI de 3 fíos non está activada.	Entrada	Introduza os datos do escravo externo ao mestre SPI.
spi_MOSI Nota: Cando a opción Xerar módulo SPI de 3 fíos non está activada.	Saída	Saída de datos do mestre SPI ao escravo externo.

 

Sinal	Dirección	Descrición
ADC / DAC
tx_serial_data[LINK*L-1:0]	Saída	Datos de saída en serie de alta velocidade diferencial a DAC. O reloxo está incrustado no fluxo de datos en serie.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Entrada	Datos de entrada en serie diferencial de alta velocidade do ADC. O reloxo é recuperado do fluxo de datos en serie.
rx_serial_data_n[LINK*L-1:0]

 

Sinal	Dirección	Descrición
E/S de propósito xeral
dirixido por usuario[3:0]	Saída	Indica o estado das seguintes condicións: [0]: programación SPI feita [1]: erro da ligazón TX [2]: Erro da ligazón RX [3]: erro do comprobador de patróns para os datos de transmisión de Avalon
usuario_dip[3:0]	Entrada	Entrada do interruptor DIP do modo de usuario: [0]: Habilitación do loopback en serie interno [1]: habilitación SYSREF xerada por FPGA [3:2]: Reservado

 

Sinal	Dirección	Descrición
Fóra de banda (OOB) e estado
rx_patchk_data_error[LINK-1:0]	Saída	Cando se afirma este sinal, indica que o comprobador de patróns detectou un erro.
rx_link_error[LINK-1:0]	Saída	Cando se afirma este sinal, indica que JESD204C RX IP afirmou a interrupción.
tx_link_error[LINK-1:0]	Saída	Cando se afirma este sinal, indica que JESD204C TX IP afirmou a interrupción.
emb_lock_out	Saída	Cando se afirma este sinal, indica que JESD204C RX IP conseguiu o bloqueo EMB.
sh_lock_out	Saída	Cando se afirma este sinal, indica que a cabeceira de sincronización IP JESD204C RX está bloqueada.

 

Sinal	Dirección	Descrición
Avalon Streaming
rx_avst_valid[LINK-1:0]	Entrada	Indica se o conversor sampOs datos do ficheiro para a capa de aplicación son válidos ou non. 0: os datos non son válidos 1: Os datos son válidos
rx_avst_data[(TOTAL_SAMPLE*N) -1:0 ]	Entrada	Conversor sample datos á capa de aplicación.

F-Tile JESD204C Deseño Example Rexistros de control

O deseño F-Tile JESD204C exampOs rexistros de ficheiros no bloque ED Control usan o enderezo de bytes (32 bits).

Táboa 16. Deseño Example Mapa de enderezos
Estes rexistros de bloques de control ED de 32 bits están no dominio mgmt_clk.

Compoñente	Enderezo
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Control SPI	0x0102_0000 – 0x0102_001F
Control PIO	0x0102_0020 – 0x0102_002F
Estado PIO	0x0102_0040 – 0x0102_004F
Restablecer secuenciador 0	0x0102_0100 – 0x0102_01FF
Restablecer secuenciador 1	0x0102_0200 – 0x0102_02FF
Control ED	0x0102_0400 – 0x0102_04FF
Transceptor IP F-Tile JESD204C PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Táboa 17. Tipo de acceso ao rexistro e definición
Esta táboa describe o tipo de acceso ao rexistro para as IP Intel FPGA.

Tipo de acceso	Definición
RO/V	Software de só lectura (sen efecto na escritura). O valor pode variar.
RW	O software le e devolve o valor de bit actual. O software escribe e configura o bit ao valor desexado.
RW1C	O software le e devolve o valor de bit actual. O software escribe 0 e non ten ningún efecto. O software escribe 1 e borra o bit a 0 se o bit foi establecido en 1 polo hardware. O hardware establece o bit en 1. O software borrado ten maior prioridade que o conxunto de hardware.

Táboa 18. Mapa de enderezos de control de ED

Offset	Nome de rexistro
0x00	rst_ctl
0x04	rst_sts0
continuou…

Offset	Nome de rexistro
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Táboa 19. Rexistros de estado e control do bloque de control ED

Byte Offset	Rexístrate	Nome	Acceso	Restablecer	Descrición
0x00	rst_ctl	primeiro_afirmar	RW	0x0	Restablecer o control. [0]: Escribe 1 para confirmar o restablecemento. (hw_rst) Escribe 0 de novo para anular o reinicio. [31:1]: Reservado.
0x04	rst_sts0	estado_rst	RO/V	0x0	Restablecer o estado. [0]: estado bloqueado do PLL principal. [31:1]: Reservado.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Estado de detección de borde SYSREF para xerador SYSREF interno ou externo. [0]: o valor de 1 indica que se detectou un flanco ascendente SYSREF para a operación de subclase 1. O software pode escribir 1 para borrar este bit para activar a nova detección de bordo SYSREF. [31:1]: Reservado.
0x40	sysref_ctl	sysref_contr ol	RW	Ruta de datos dúplex Tiro único: 0x00080	Control SYSREF. Consulte Táboa 10 na páxina 17 para obter máis información sobre o uso deste rexistro.
				Periódico:	Nota: O valor de reinicio depende de
				0x00081	o tipo SYSREF e F-Tile
				Gapped-periódico:	Configuración do parámetro da ruta de datos IP JESD204C.
				0x00082
				Datos TX ou RX
				camiño
				Un disparo:
				0x00000
				Periódico:
				0x00001
				gapped-
				periódico:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Estado SYSREF. Este rexistro contén a configuración máis recente do período SYSREF e do ciclo de traballo do xerador interno de SYSREF. Consulte Táboa 9 na páxina 16 para o valor legal do período e ciclo de traballo SYSREF.
continuou…

Byte Offset	Rexístrate	Nome	Acceso	Restablecer	Descrición
					[8:0]: período SYSREF. Cando o valor é 0xFF, o Período SYSREF = 255 Cando o valor é 0x00, o período SYSREF = 256. [17:9]: ciclo de traballo SYSREF. [31:18]: Reservado.
0x80	tst_ctl	tst_control	RW	0x0	Control de proba. Use este rexistro para activar diferentes patróns de proba para o xerador e o verificador de patróns. [1:0] = Campo reservado [2] = ramp_test_ctl 1'b0 = Activa o xerador e o verificador de patróns PRBS 1'b1 = Activa ramp xerador e verificador de patróns [31:3]: Reservado.
0x8c	tst_err0	tst_error	RW1C	0x0	Indicador de erro para a ligazón 0. Cando o bit é 1'b1, indica que se produciu un erro. Debe resolver o erro antes de escribir 1'b1 no bit respectivo para borrar o indicador de erro. [0] = Erro do comprobador de patróns [1] = tx_link_error [2] = rx_link_error [3] = Erro do comprobador de patróns de comandos [31:4]: Reservado.

Historial de revisión de documentos para o F-Tile JESD204C Intel FPGA IP Design Example Guía de usuario

Versión do documento	Versión Intel Quartus Prime	Versión IP	Cambios
2021.10.11	21.3	1.0.0	Lanzamento inicial.

Documentos/Recursos

Intel F-Tile JESD204C Intel FPGA IP Design Example [pdfGuía do usuario F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Deseño Example

Referencias

• Manual de usuario