F-టైల్ JESD204C ఇంటెల్ FPGA IP డిజైన్ Example

F-టైల్ JESD204C Intel® FPGA IP డిజైన్ ఎక్స్ గురించిample యూజర్ గైడ్

ఈ యూజర్ గైడ్ ఫీచర్లు, వినియోగ మార్గదర్శకాలు మరియు డిజైన్ మాజీ గురించి వివరణాత్మక వివరణను అందిస్తుందిampIntel Agilex™ పరికరాలను ఉపయోగించి F-Tile JESD204C Intel® FPGA IP కోసం les.

ఉద్దేశించిన ప్రేక్షకులు

ఈ పత్రం దీని కోసం ఉద్దేశించబడింది:

• సిస్టమ్ స్థాయి డిజైన్ ప్రణాళిక దశలో IP ఎంపిక చేయడానికి డిజైన్ ఆర్కిటెక్ట్
• హార్డ్‌వేర్ డిజైనర్లు తమ సిస్టమ్ స్థాయి డిజైన్‌లో IPని ఏకీకృతం చేస్తున్నప్పుడు
• సిస్టమ్ స్థాయి అనుకరణ మరియు హార్డ్‌వేర్ ధ్రువీకరణ దశలో ధృవీకరణ ఇంజనీర్లు

సంబంధిత పత్రాలు
క్రింది పట్టిక F-Tile JESD204C Intel FPGA IPకి సంబంధించిన ఇతర సూచన పత్రాలను జాబితా చేస్తుంది.

టేబుల్ 1. సంబంధిత పత్రాలు

సూచన	వివరణ
F-టైల్ JESD204C ఇంటెల్ FPGA IP యూజర్ గైడ్	F-టైల్ JESD204C Intel FPGA IP గురించి సమాచారాన్ని అందిస్తుంది.
F-టైల్ JESD204C ఇంటెల్ FPGA IP విడుదల గమనికలు	నిర్దిష్ట విడుదలలో F-టైల్ JESD204C F-Tile JESD204C కోసం చేసిన మార్పులను జాబితా చేస్తుంది.
Intel Agilex పరికర డేటా షీట్	ఈ పత్రం ఇంటెల్ అజిలెక్స్ పరికరాల కోసం ఎలక్ట్రికల్ లక్షణాలు, స్విచింగ్ లక్షణాలు, కాన్ఫిగరేషన్ స్పెసిఫికేషన్‌లు మరియు సమయాన్ని వివరిస్తుంది.

ఎక్రోనింస్ మరియు గ్లోసరీ

పట్టిక 2. ఎక్రోనిం జాబితా

ఎక్రోనిం	విస్తరణ
LEMC	స్థానిక విస్తరించిన మల్టీబ్లాక్ గడియారం
FC	ఫ్రేమ్ గడియారం రేటు
ADC	అనలాగ్ టు డిజిటల్ కన్వర్టర్
DAC	డిజిటల్ నుండి అనలాగ్ కన్వర్టర్
DSP	డిజిటల్ సిగ్నల్ ప్రాసెసర్
TX	ట్రాన్స్మిటర్
RX	రిసీవర్

ఎక్రోనిం	విస్తరణ
DLL	డేటా లింక్ లేయర్
CSR	నియంత్రణ మరియు స్థితి నమోదు
CRU	గడియారం మరియు రీసెట్ యూనిట్
ISR	సేవా దినచర్యకు అంతరాయం కలిగించండి
FIFO	ఫస్ట్-ఇన్-ఫస్ట్-అవుట్
SERDES	సీరియలైజర్ డీసరియలైజర్
ECC	కోడ్ సరిదిద్దడంలో లోపం
FEC	ఫార్వర్డ్ లోపం సవరణ
SERR	సింగిల్ ఎర్రర్ డిటెక్షన్ (ECCలో, సరిదిద్దదగినది)
DERR	డబుల్ ఎర్రర్ డిటెక్షన్ (ECCలో, ప్రాణాంతకం)
PRBS	సూడోరాండమ్ బైనరీ సీక్వెన్స్
MAC	మీడియా యాక్సెస్ కంట్రోలర్. MACలో ప్రోటోకాల్ సబ్‌లేయర్, ట్రాన్స్‌పోర్ట్ లేయర్ మరియు డేటా లింక్ లేయర్ ఉన్నాయి.
PHY	భౌతిక పొర. PHY సాధారణంగా భౌతిక పొర, SERDES, డ్రైవర్లు, రిసీవర్లు మరియు CDRలను కలిగి ఉంటుంది.
PCS	ఫిజికల్ కోడింగ్ సబ్-లేయర్
PMA	ఫిజికల్ మీడియం అటాచ్‌మెంట్
RBD	RX బఫర్ ఆలస్యం
UI	యూనిట్ ఇంటర్వెల్ = సీరియల్ బిట్ వ్యవధి
RBD గణన	RX బఫర్ ఆలస్యం తాజా లేన్ రాక
RBD ఆఫ్‌సెట్	RX బఫర్ ఆలస్యం విడుదల అవకాశం
SH	సింక్ హెడర్
TL	రవాణా పొర
EMIB	ఎంబెడెడ్ మల్టీ-డై ఇంటర్‌కనెక్ట్ బ్రిడ్జ్

పట్టిక 3. పదకోశం జాబితా

పదం	వివరణ
కన్వర్టర్ పరికరం	ADC లేదా DAC కన్వర్టర్
లాజిక్ పరికరం	FPGA లేదా ASIC
ఆక్టేట్	8 బిట్‌ల సమూహం, 64/66 ఎన్‌కోడర్‌కు ఇన్‌పుట్‌గా మరియు డీకోడర్ నుండి అవుట్‌పుట్‌గా పనిచేస్తుంది
నిబ్బరం	JESD4C స్పెసిఫికేషన్‌ల బేస్ వర్కింగ్ యూనిట్ అయిన 204 బిట్‌ల సెట్
నిరోధించు	66/64 ఎన్‌కోడింగ్ పథకం ద్వారా రూపొందించబడిన 66-బిట్ చిహ్నం
లైన్ రేట్	సీరియల్ లింక్ యొక్క ప్రభావవంతమైన డేటా రేటు లేన్ లైన్ రేటు = (Mx Sx N'x 66/64 x FC) / L
లింక్ క్లాక్	లింక్ క్లాక్ = లేన్ లైన్ రేట్/66.
ఫ్రేమ్	ఫ్రేమ్ అలైన్‌మెంట్ సిగ్నల్‌ను సూచించడం ద్వారా ప్రతి ఆక్టెట్ యొక్క స్థానాన్ని గుర్తించగల వరుస ఆక్టెట్‌ల సమితి.
ఫ్రేమ్ గడియారం	ఫ్రేమ్ రేటుతో పనిచేసే సిస్టమ్ గడియారం, అది తప్పనిసరిగా 1x మరియు 2x లింక్ క్లాక్ అయి ఉండాలి.

పదం	వివరణ
Sampఫ్రేమ్ గడియారానికి లెస్	Sampలెస్ పర్ క్లాక్, మొత్తం sampకన్వర్టర్ పరికరం కోసం ఫ్రేమ్ గడియారంలో les.
LEMC	లేన్‌ల మధ్య మరియు బాహ్య సూచనలు (SYSREF లేదా సబ్‌క్లాస్ 1) మధ్య విస్తరించిన మల్టీబ్లాక్ యొక్క సరిహద్దును సమలేఖనం చేయడానికి అంతర్గత గడియారం ఉపయోగించబడుతుంది.
సబ్‌క్లాస్ 0	నిర్ణయాత్మక జాప్యానికి మద్దతు లేదు. రిసీవర్‌లో లేన్ నుండి లేన్ డెస్కీకి డేటా వెంటనే విడుదల చేయాలి.
సబ్‌క్లాస్ 1	SYSREF ఉపయోగించి నిర్ణయాత్మక జాప్యం.
మల్టీపాయింట్ లింక్	2 లేదా అంతకంటే ఎక్కువ కన్వర్టర్ పరికరాలతో ఇంటర్-డివైస్ లింక్‌లు.
64B / 66B ఎన్కోడింగ్	బ్లాక్‌ను రూపొందించడానికి 64-బిట్ డేటాను 66 బిట్‌లకు మ్యాప్ చేసే లైన్ కోడ్. బేస్ లెవల్ డేటా స్ట్రక్చర్ అనేది 2-బిట్ సింక్ హెడర్‌తో ప్రారంభమయ్యే బ్లాక్.

పట్టిక 4. చిహ్నాలు

పదం	వివరణ
L	ఒక్కో కన్వర్టర్ పరికరానికి లేన్‌ల సంఖ్య
M	ఒక్కో పరికరానికి కన్వర్టర్‌ల సంఖ్య
F	ఒకే లేన్‌లో ఒక్కో ఫ్రేమ్‌కి అష్టపదుల సంఖ్య
S	ల సంఖ్యampఫ్రేమ్ సైకిల్‌కు సింగిల్ కన్వర్టర్‌కు లెస్ ప్రసారం చేయబడుతుంది
N	కన్వర్టర్ రిజల్యూషన్
N'	సెకనుకు మొత్తం బిట్‌ల సంఖ్యampవినియోగదారు డేటా ఆకృతిలో le
CS	ప్రతి మార్పిడికి నియంత్రణ బిట్‌ల సంఖ్య sample
CF	ఒక్కో లింక్‌కి ఫ్రేమ్ క్లాక్ వ్యవధికి నియంత్రణ పదాల సంఖ్య
HD	అధిక సాంద్రత కలిగిన వినియోగదారు డేటా ఫార్మాట్
E	విస్తరించిన మల్టీబ్లాక్‌లోని మల్టీబ్లాక్ సంఖ్య

F-టైల్ JESD204C ఇంటెల్ FPGA IP డిజైన్ Example త్వరిత ప్రారంభ గైడ్

F-టైల్ JESD204C ఇంటెల్ FPGA IP డిజైన్ మాజీampIntel Agilex పరికరాల కోసం les అనుకరణ టెస్ట్‌బెంచ్ మరియు కంపైలేషన్ మరియు హార్డ్‌వేర్ టెస్టింగ్‌కు మద్దతు ఇచ్చే హార్డ్‌వేర్ డిజైన్‌ను కలిగి ఉంది.
మీరు F-టైల్ JESD204C డిజైన్‌ను రూపొందించవచ్చుampIntel Quartus® Prime Pro Edition సాఫ్ట్‌వేర్‌లోని IP కేటలాగ్ ద్వారా లెస్.

మూర్తి 1. అభివృద్ధి Stagడిజైన్ ఎక్స్ కోసం esample

డిజైన్ ఎక్స్ample బ్లాక్ రేఖాచిత్రం

మూర్తి 2. F-టైల్ JESD204C డిజైన్ Example హై-లెవల్ బ్లాక్ రేఖాచిత్రం

డిజైన్ మాజీample కింది మాడ్యూళ్లను కలిగి ఉంటుంది:

• ప్లాట్‌ఫారమ్ డిజైనర్ సిస్టమ్
  • F-టైల్ JESD204C ఇంటెల్ FPGA IP
  • JTAG అవలోన్ మాస్టర్ వంతెనకు
  • సమాంతర I/O (PIO) కంట్రోలర్
  • సీరియల్ పోర్ట్ ఇంటర్‌ఫేస్ (SPI)—మాస్టర్ మాడ్యూల్— IOPLL
  • SYSREF జనరేటర్
  • Example డిజైన్ (ED) నియంత్రణ CSR
  • సీక్వెన్సర్‌లను రీసెట్ చేయండి
• సిస్టమ్ PLL
• నమూనా జనరేటర్
• నమూనా తనిఖీ

టేబుల్ 5. డిజైన్ ఎక్స్ample మాడ్యూల్స్

భాగాలు	వివరణ
ప్లాట్‌ఫారమ్ డిజైనర్ సిస్టమ్	ప్లాట్‌ఫారమ్ డిజైనర్ సిస్టమ్ F-టైల్ JESD204C IP డేటా పాత్ మరియు సపోర్టింగ్ పెరిఫెరల్స్‌ను ఇన్‌స్టాంటియేట్ చేస్తుంది.
F-టైల్ JESD204C ఇంటెల్ FPGA IP	ఈ ప్లాట్‌ఫారమ్ డిజైనర్ సబ్‌సిస్టమ్ TX మరియు RX F-టైల్ JESD204C IPలను డ్యూప్లెక్స్ PHYతో కలిపి కలిగి ఉంది.
JTAG అవలోన్ మాస్టర్ వంతెనకు	ఈ వంతెన J ద్వారా డిజైన్‌లో మెమరీ-మ్యాప్ చేయబడిన IPకి సిస్టమ్ కన్సోల్ హోస్ట్ యాక్సెస్‌ను అందిస్తుందిTAG ఇంటర్ఫేస్.
సమాంతర I/O (PIO) కంట్రోలర్	ఈ కంట్రోలర్ s కోసం మెమరీ-మ్యాప్డ్ ఇంటర్‌ఫేస్‌ను అందిస్తుందిampలింగ్ మరియు డ్రైవింగ్ సాధారణ ప్రయోజన I/O పోర్ట్‌లు.
SPI మాస్టర్	ఈ మాడ్యూల్ కన్వర్టర్ ఎండ్‌లోని SPI ఇంటర్‌ఫేస్‌కు కాన్ఫిగరేషన్ డేటా యొక్క సీరియల్ బదిలీని నిర్వహిస్తుంది.
SYSREF జనరేటర్	SYSREF జెనరేటర్ లింక్ క్లాక్‌ని రిఫరెన్స్ క్లాక్‌గా ఉపయోగిస్తుంది మరియు F-టైల్ JESD204C IP కోసం SYSREF పల్స్‌లను ఉత్పత్తి చేస్తుంది. గమనిక: ఈ డిజైన్ మాజీample డ్యూప్లెక్స్ F-టైల్ JESD204C IP లింక్ ప్రారంభాన్ని ప్రదర్శించడానికి SYSREF జనరేటర్‌ని ఉపయోగిస్తుంది. F-Tile JESD204C సబ్‌క్లాస్ 1 సిస్టమ్ స్థాయి అప్లికేషన్‌లో, మీరు పరికర గడియారం వలె అదే మూలం నుండి SYSREFని తప్పనిసరిగా రూపొందించాలి.
IOPLL	ఈ డిజైన్ మాజీample F-Tile JESD204C IPలోకి డేటాను ప్రసారం చేయడానికి వినియోగదారు గడియారాన్ని రూపొందించడానికి IOPLLని ఉపయోగిస్తుంది.
ED నియంత్రణ CSR	ఈ మాడ్యూల్ SYSREF గుర్తింపు నియంత్రణ మరియు స్థితి మరియు పరీక్ష నమూనా నియంత్రణ మరియు స్థితిని అందిస్తుంది.
సీక్వెన్సర్‌లను రీసెట్ చేయండి	ఈ డిజైన్ మాజీample 2 రీసెట్ సీక్వెన్సర్‌లను కలిగి ఉంటుంది: రీసెట్ సీక్వెన్స్ 0—TX/RX Avalon® స్ట్రీమింగ్ డొమైన్, Avalon మెమరీ-మ్యాప్డ్ డొమైన్, కోర్ PLL, TX PHY, TX కోర్ మరియు SYSREF జెనరేటర్‌కి రీసెట్‌ను నిర్వహిస్తుంది. సీక్వెన్స్ 1ని రీసెట్ చేయండి—RX PHY మరియు RX కోర్‌కి రీసెట్‌ను నిర్వహిస్తుంది.
సిస్టమ్ PLL	F-టైల్ హార్డ్ IP మరియు EMIB క్రాసింగ్ కోసం ప్రాథమిక గడియార మూలం.
నమూనా జనరేటర్	నమూనా జనరేటర్ PRBS లేదా rని ఉత్పత్తి చేస్తుందిamp నమూనా.
నమూనా తనిఖీ	నమూనా చెకర్ PRBS లేదా rని ధృవీకరిస్తుందిamp నమూనా స్వీకరించబడింది మరియు డేటా s యొక్క అసమతుల్యతను గుర్తించినప్పుడు ఎర్రర్‌ను ఫ్లాగ్ చేస్తుందిample.

సాఫ్ట్‌వేర్ అవసరాలు

డిజైన్ ఎక్స్‌ని పరీక్షించడానికి ఇంటెల్ క్రింది సాఫ్ట్‌వేర్‌ను ఉపయోగిస్తుందిampLinux సిస్టమ్‌లో les:

• ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రో ఎడిషన్ సాఫ్ట్‌వేర్
• Questa*/ModelSim* లేదా VCS*/VCS MX సిమ్యులేటర్

డిజైన్‌ను రూపొందిస్తోంది

డిజైన్‌ను రూపొందించడానికి మాజీampIP పారామీటర్ ఎడిటర్ నుండి le:

1. Intel Agilex F-టైల్ పరికర కుటుంబాన్ని లక్ష్యంగా చేసుకుని ప్రాజెక్ట్‌ను సృష్టించండి మరియు కావలసిన పరికరాన్ని ఎంచుకోండి.
2. IP కేటలాగ్, టూల్స్ ➤ IP కేటలాగ్‌లో, F-Tile JESD204C Intel FPGA IPని ఎంచుకోండి.
3. మీ అనుకూల IP వైవిధ్యం కోసం ఉన్నత-స్థాయి పేరు మరియు ఫోల్డర్‌ను పేర్కొనండి. సరే క్లిక్ చేయండి. పరామితి ఎడిటర్ ఉన్నత-స్థాయి .ipని జోడిస్తుంది file స్వయంచాలకంగా ప్రస్తుత ప్రాజెక్ట్‌కి. మీరు .ipని మాన్యువల్‌గా జోడించమని ప్రాంప్ట్ చేయబడితే file ప్రాజెక్ట్‌కి, ప్రాజెక్ట్ ➤ జోడించు/తీసివేయి క్లిక్ చేయండి Fileజోడించడానికి ప్రాజెక్ట్‌లో లు file.
4. మాజీ కిందample డిజైన్ ట్యాబ్, డిజైన్ మాజీని పేర్కొనండిampడిజైన్ ఎక్స్‌లో వివరించిన విధంగా le పారామితులుample పారామితులు.
5. Ex Generate క్లిక్ చేయండిampలే డిజైన్.

సాఫ్ట్‌వేర్ అన్ని డిజైన్‌లను రూపొందిస్తుంది fileసబ్ డైరెక్టరీలలో లు. ఇవి fileఅనుకరణ మరియు సంకలనాన్ని అమలు చేయడానికి లు అవసరం.

డిజైన్ ఎక్స్ample పారామితులు
F-Tile JESD204C Intel FPGA IP పారామీటర్ ఎడిటర్‌లో Example డిజైన్ టాబ్ మీ కోసం డిజైన్ ఎక్స్‌ని రూపొందించే ముందు నిర్దిష్ట పారామితులను పేర్కొనండిample.

పట్టిక 6. Ex లో పారామితులుample డిజైన్ ట్యాబ్

పరామితి	ఎంపికలు	వివరణ
డిజైన్‌ని ఎంచుకోండి	సిస్టమ్ కన్సోల్ నియంత్రణ ఏదీ లేదు	డిజైన్ మాజీని యాక్సెస్ చేయడానికి సిస్టమ్ కన్సోల్ నియంత్రణను ఎంచుకోండిampసిస్టమ్ కన్సోల్ ద్వారా le డేటా మార్గం.
అనుకరణ	ఆఫ్	అవసరమైన వాటిని రూపొందించడానికి IP కోసం ఆన్ చేయండి fileడిజైన్‌ను అనుకరించడం కోసం sample.
సంశ్లేషణ	ఆఫ్	అవసరమైన వాటిని రూపొందించడానికి IP కోసం ఆన్ చేయండి fileఇంటెల్ క్వార్టస్ ప్రైమ్ కంపైలేషన్ మరియు హార్డ్‌వేర్ ప్రదర్శన కోసం s.
HDL ఫార్మాట్ (అనుకరణ కోసం)	వెరిలోగ్ VDHL	RTL యొక్క HDL ఆకృతిని ఎంచుకోండి fileఅనుకరణ కోసం s.
HDL ఫార్మాట్ (సంశ్లేషణ కోసం)	వెరిలోగ్ మాత్రమే	RTL యొక్క HDL ఆకృతిని ఎంచుకోండి fileసంశ్లేషణ కోసం s.

పరామితి	ఎంపికలు	వివరణ
3-వైర్ SPI మాడ్యూల్‌ని రూపొందించండి	ఆఫ్	3-వైర్‌కు బదులుగా 4-వైర్ SPI ఇంటర్‌ఫేస్‌ని ఎనేబుల్ చేయడానికి ఆన్ చేయండి.
Sysref మోడ్	ఒక్క దెబ్బ ఆవర్తన గ్యాప్డ్ పీరియాడిక్	మీ డిజైన్ అవసరాలు మరియు సమయ సౌలభ్యం ఆధారంగా మీరు SYSREF అమరిక ఒక-షాట్ పల్స్ మోడ్, ఆవర్తన లేదా గ్యాప్డ్ పీరియాడిక్‌గా ఉండాలనుకుంటున్నారో లేదో ఎంచుకోండి. వన్-షాట్-SYSREFని వన్-షాట్ పల్స్ మోడ్‌గా ఎనేబుల్ చేయడానికి ఈ ఎంపికను ఎంచుకోండి. sysref_ctrl[17] రిజిస్టర్ బిట్ విలువ 0. F-టైల్ JESD204C IP రీసెట్ డీసర్ట్‌ల తర్వాత, ఒక-షాట్ SYSREF పల్స్ కోసం sysref_ctrl[17] రిజిస్టర్ విలువను 0 నుండి 1కి, ఆపై 0కి మార్చండి. ఆవర్తన-SYSREF ఆవర్తన మోడ్‌లో 50:50 డ్యూటీ సైకిల్‌ను కలిగి ఉంటుంది. SYSREF వ్యవధి E*SYSREF_MULP. గ్యాప్డ్ పీరియాడిక్-SYSREF 1 లింక్ క్లాక్ సైకిల్ యొక్క గ్రాన్యులారిటీ యొక్క ప్రోగ్రామబుల్ డ్యూటీ సైకిల్‌ను కలిగి ఉంది. SYSREF వ్యవధి E*SYSREF_MULP. పరిధి వెలుపల డ్యూటీ సైకిల్ సెట్టింగ్ కోసం, SYSREF జనరేషన్ బ్లాక్ స్వయంచాలకంగా 50:50 విధి చక్రాన్ని అంచనా వేయాలి. చూడండి SYSREF జనరేటర్ SYSREF గురించి మరింత సమాచారం కోసం విభాగం కాలం.
బోర్డుని ఎంచుకోండి	ఏదీ లేదు	డిజైన్ మాజీ కోసం బోర్డుని ఎంచుకోండిample. ఏదీ కాదు-ఈ ఐచ్చికము డిజైన్ మాజీ కోసం హార్డ్‌వేర్ అంశాలను మినహాయిస్తుందిample. అన్ని పిన్ అసైన్‌మెంట్‌లు వర్చువల్ పిన్‌లకు సెట్ చేయబడతాయి.
పరీక్ష నమూనా	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	నమూనా జనరేటర్ మరియు చెకర్ పరీక్ష నమూనాను ఎంచుకోండి. నమూనా జనరేటర్-JESD204C మద్దతు PRBS నమూనా జనరేటర్ ప్రతి డేటాకుample. దీని అర్థం డేటా వెడల్పు N+CS ఎంపిక. డేటా లను రూపొందించడానికి PRBS నమూనా జనరేటర్ మరియు చెకర్ ఉపయోగపడతాయిampపరీక్ష కోసం ఉద్దీపన మరియు ఇది ADC/DAC కన్వర్టర్‌లో PRBS పరీక్ష మోడ్‌కు అనుకూలంగా లేదు. Ramp సరళి జనరేటర్-JESD204C లింక్ లేయర్ సాధారణంగా పనిచేస్తుంది కానీ తర్వాత రవాణా నిలిపివేయబడుతుంది మరియు ఫార్మాటర్ నుండి ఇన్‌పుట్ విస్మరించబడుతుంది. ప్రతి లేన్ 0x00 నుండి 0xFF వరకు పెరిగే ఒకేలా ఉండే ఆక్టెట్ స్ట్రీమ్‌ను ప్రసారం చేస్తుంది మరియు ఆ తర్వాత పునరావృతమవుతుంది. ఆర్amp నమూనా పరీక్ష prbs_test_ctl ద్వారా ప్రారంభించబడింది. PRBS ప్యాటర్న్ చెకర్—JESD204C PRBS స్క్రాంబ్లర్ స్వీయ సమకాలీకరణ మరియు IP కోర్ లింక్‌ను డీకోడ్ చేయగలిగినప్పుడు, స్క్రాంబ్లింగ్ సీడ్ ఇప్పటికే సమకాలీకరించబడిందని భావిస్తున్నారు. PRBS స్క్రాంబ్లింగ్ సీడ్ స్వీయ ప్రారంభానికి 8 ఆక్టేట్‌లను తీసుకుంటుంది. Ramp ప్యాటర్న్ చెకర్-JESD204C స్క్రాంబ్లింగ్ అనేది స్వీయ సమకాలీకరణ మరియు IP కోర్ లింక్‌ను డీకోడ్ చేయగలిగినప్పుడు, స్క్రాంబ్లింగ్ సీడ్ ఇప్పటికే సమకాలీకరించబడిందని అంచనా వేయబడింది. మొదటి చెల్లుబాటు అయ్యే ఆక్టెట్ r వలె లోడ్ చేయబడిందిamp ప్రారంభ విలువ. తదుపరి డేటా తప్పనిసరిగా 0xFF వరకు పెరుగుతుంది మరియు 0x00కి వెళ్లాలి. ఆర్amp ప్యాటర్న్ చెకర్ అన్ని లేన్‌లలో ఒకే నమూనా కోసం తనిఖీ చేయాలి.
అంతర్గత సీరియల్ లూప్‌బ్యాక్‌ని ప్రారంభించండి	ఆఫ్	అంతర్గత సీరియల్ లూప్‌బ్యాక్‌ని ఎంచుకోండి.
కమాండ్ ఛానెల్‌ని ప్రారంభించండి	ఆఫ్	కమాండ్ ఛానెల్ నమూనాను ఎంచుకోండి.

డైరెక్టరీ నిర్మాణం
F-టైల్ JESD204C డిజైన్ మాజీample డైరెక్టరీలు రూపొందించబడ్డాయి fileడిజైన్ మాజీ కోసం sampలెస్.

చిత్రం 3. F-టైల్ JESD204C కోసం డైరెక్టరీ స్ట్రక్చర్ ఇంటెల్ అజిలెక్స్ డిజైన్ ఎక్స్ample

పట్టిక 7. డైరెక్టరీ Files

ఫోల్డర్లు	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
అనుకరణ/గురువు	modelsim_sim.tcl tb_top_waveform.do
అనుకరణ/సారాంశం	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

డిజైన్ ఎక్స్‌ని అనుకరించడంample టెస్ట్బెంచ్

డిజైన్ మాజీample testbench మీరు రూపొందించిన డిజైన్‌ను అనుకరిస్తుంది.

మూర్తి 4. విధానం

డిజైన్‌ను అనుకరించడానికి, ఈ క్రింది దశలను చేయండి:

1. పని చేసే డైరెక్టరీని మార్చండిample_design_directory>/అనుకరణ/ .
2. కమాండ్ లైన్‌లో, అనుకరణ స్క్రిప్ట్‌ను అమలు చేయండి. దిగువ పట్టిక మద్దతు ఉన్న సిమ్యులేటర్‌లను అమలు చేయడానికి ఆదేశాలను చూపుతుంది.

సిమ్యులేటర్	ఆదేశం
క్వెస్టా/మోడల్‌సిమ్	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUI లేకుండా)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

రన్ విజయవంతమైందో లేదో సూచించే సందేశాలతో అనుకరణ ముగుస్తుంది.

మూర్తి 5. విజయవంతమైన అనుకరణ
ఈ సంఖ్య VCS సిమ్యులేటర్ కోసం విజయవంతమైన అనుకరణ సందేశాన్ని చూపుతుంది.

డిజైన్ ఎక్స్‌ని కంపైల్ చేస్తోందిample

సంకలనం-మాత్రమే మాజీని కంపైల్ చేయడానికిampప్రాజెక్ట్, ఈ దశలను అనుసరించండి:

1. సంకలన రూపకల్పనను నిర్ధారించుకోండి example తరం పూర్తయింది.
2. ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రో ఎడిషన్ సాఫ్ట్‌వేర్‌లో, ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రో ఎడిషన్ ప్రాజెక్ట్‌ను తెరవండిample_ design_ డైరెక్టరీ>/ed/quartus.
3. ప్రాసెసింగ్ మెనులో, కంపైలేషన్ ప్రారంభించు క్లిక్ చేయండి.

F-టైల్ JESD204C డిజైన్ Ex కోసం వివరణాత్మక వివరణample

F-టైల్ JESD204C డిజైన్ మాజీample లూప్‌బ్యాక్ మోడ్‌ని ఉపయోగించి డేటా స్ట్రీమింగ్ యొక్క కార్యాచరణను ప్రదర్శిస్తుంది.
మీరు మీ ఎంపిక యొక్క పారామితుల సెట్టింగ్‌లను పేర్కొనవచ్చు మరియు డిజైన్ మాజీని రూపొందించవచ్చుample.
డిజైన్ మాజీample బేస్ మరియు PHY వేరియంట్ రెండింటికీ డ్యూప్లెక్స్ మోడ్‌లో మాత్రమే అందుబాటులో ఉంది. మీరు బేస్ మాత్రమే లేదా PHY మాత్రమే వేరియంట్‌ని ఎంచుకోవచ్చు కానీ IP డిజైన్ ఎక్స్‌నిజెరేట్ చేస్తుందిampబేస్ మరియు PHY రెండింటికీ le.

గమనిక:  కొన్ని అధిక డేటా రేట్ కాన్ఫిగరేషన్‌లు టైమింగ్‌లో విఫలం కావచ్చు. సమయ వైఫల్యాన్ని నివారించడానికి, F-Tile JESD204C Intel FPGA IP పారామీటర్ ఎడిటర్ యొక్క కాన్ఫిగరేషన్‌ల ట్యాబ్‌లో తక్కువ ఫ్రేమ్ క్లాక్ ఫ్రీక్వెన్సీ గుణకం (FCLK_MULP) విలువను పేర్కొనడాన్ని పరిగణించండి.

సిస్టమ్ భాగాలు

F-టైల్ JESD204C డిజైన్ మాజీampసిస్టమ్ కన్సోల్ మద్దతుతో లేదా లేకుండా హార్డ్ కంట్రోల్ యూనిట్‌ను ఉపయోగించే సాఫ్ట్‌వేర్-ఆధారిత నియంత్రణ ప్రవాహాన్ని le అందిస్తుంది.

డిజైన్ మాజీample అంతర్గత మరియు బాహ్య లూప్‌బ్యాక్ మోడ్‌లలో ఆటో లింక్ అప్‌ను ప్రారంభిస్తుంది.

JTAG అవలోన్ మాస్టర్ బ్రిడ్జికి
ది జెTAG Avalon మాస్టర్ బ్రిడ్జ్ మెమరీ-మ్యాప్ చేయబడిన F-టైల్ JESD204C IP మరియు J ద్వారా పరిధీయ IP నియంత్రణ మరియు స్థితి రిజిస్టర్‌లను యాక్సెస్ చేయడానికి హోస్ట్ సిస్టమ్ మధ్య కనెక్షన్‌ను అందిస్తుంది.TAG ఇంటర్ఫేస్.

చిత్రం 6. J తో సిస్టమ్TAG అవలోన్ మాస్టర్ బ్రిడ్జ్ కోర్‌కి

గమనిక:  సిస్టమ్ గడియారం తప్పనిసరిగా J కంటే కనీసం 2X వేగంగా ఉండాలిTAG గడియారం. సిస్టమ్ గడియారం mgmt_clk (100MHz) ఈ డిజైన్‌లో ఉదాample.

సమాంతర I/O (PIO) కోర్
Avalon ఇంటర్‌ఫేస్‌తో సమాంతర ఇన్‌పుట్/అవుట్‌పుట్ (PIO) కోర్ Avalon మెమరీ-మ్యాప్డ్ స్లేవ్ పోర్ట్ మరియు సాధారణ ప్రయోజన I/O పోర్ట్‌ల మధ్య మెమరీ-మ్యాప్డ్ ఇంటర్‌ఫేస్‌ను అందిస్తుంది. I/O పోర్ట్‌లు ఆన్-చిప్ యూజర్ లాజిక్‌కి లేదా FPGAకి వెలుపలి పరికరాలకు కనెక్ట్ చేసే I/O పిన్‌లకు కనెక్ట్ అవుతాయి.

చిత్రం 7. ఇన్‌పుట్ పోర్ట్‌లు, అవుట్‌పుట్ పోర్ట్‌లు మరియు IRQ మద్దతుతో PIO కోర్
డిఫాల్ట్‌గా, ప్లాట్‌ఫారమ్ డిజైనర్ భాగం అంతరాయ సర్వీస్ లైన్ (IRQ)ని నిలిపివేస్తుంది.

PIO I/O పోర్ట్‌లు ఉన్నత స్థాయి HDL వద్ద కేటాయించబడ్డాయి file (ఇన్‌పుట్ పోర్ట్‌ల కోసం io_ స్థితి, అవుట్‌పుట్ పోర్ట్‌ల కోసం io_ నియంత్రణ).

డెవలప్‌మెంట్ కిట్‌లోని DIP స్విచ్ మరియు LEDకి స్థితి మరియు నియంత్రణ I/O పోర్ట్‌ల కోసం సిగ్నల్ కనెక్టివిటీని దిగువ పట్టిక వివరిస్తుంది.

టేబుల్ 8. PIO కోర్ I/O పోర్ట్‌లు

పోర్ట్	బిట్	సిగ్నల్
అవుట్_పోర్ట్	0	USER_LED SPI ప్రోగ్రామింగ్ పూర్తయింది
	31:1	రిజర్వ్ చేయబడింది
ఇన్_పోర్ట్	0	USER_DIP అంతర్గత సీరియల్ లూప్‌బ్యాక్ ఆఫ్ = 1ని ప్రారంభించండి ఆన్ = 0
	1	USER_DIP FPGA-జనరేటెడ్ SYSREF ఆఫ్ = 1ని ఎనేబుల్ చేస్తుంది ఆన్ = 0
	31:2	రిజర్వ్ చేయబడింది.

SPI మాస్టర్
SPI మాస్టర్ మాడ్యూల్ అనేది IP కాటలాగ్ ప్రామాణిక లైబ్రరీలో ఒక ప్రామాణిక ప్లాట్‌ఫారమ్ డిజైనర్ భాగం. ఈ మాడ్యూల్ బాహ్య కన్వర్టర్ల కాన్ఫిగరేషన్‌ను సులభతరం చేయడానికి SPI ప్రోటోకాల్‌ను ఉపయోగిస్తుంది (ఉదా.ample, ADC, DAC మరియు బాహ్య క్లాక్ జనరేటర్లు) ఈ పరికరాల లోపల నిర్మాణాత్మక రిజిస్టర్ స్పేస్ ద్వారా.

SPI మాస్టర్ Avalon మాస్టర్ (JTAG Avalon మాస్టర్ బ్రిడ్జ్) Avalon మెమరీ-మ్యాప్డ్ ఇంటర్‌కనెక్ట్ ద్వారా. SPI మాస్టర్ Avalon మాస్టర్ నుండి కాన్ఫిగరేషన్ సూచనలను అందుకుంటారు.

SPI మాస్టర్ మాడ్యూల్ 32 స్వతంత్ర SPI బానిసలను నియంత్రిస్తుంది. SCLK బాడ్ రేటు 20 MHzకి కాన్ఫిగర్ చేయబడింది (5 ద్వారా భాగించబడుతుంది).
ఈ మాడ్యూల్ 4-వైర్, 24-బిట్ వెడల్పు ఇంటర్‌ఫేస్‌కు కాన్ఫిగర్ చేయబడింది. జెనరేట్ 3-వైర్ SPI మాడ్యూల్ ఎంపికను ఎంచుకున్నట్లయితే, SPI మాస్టర్ యొక్క 4-వైర్ అవుట్‌పుట్‌ను 3-వైర్‌గా మార్చడానికి అదనపు మాడ్యూల్ తక్షణమే అందించబడుతుంది.

IOPLL
IOPLL frame_clk మరియు link_clkని రూపొందించడానికి అవసరమైన గడియారాన్ని ఉత్పత్తి చేస్తుంది. PLLకి సూచన గడియారం కాన్ఫిగర్ చేయగలదు కానీ డేటా రేటు/కారకం 33కి పరిమితం చేయబడింది.

• డిజైన్ కోసం మాజీample డేటా రేట్ 24.33024 Gbps మద్దతు ఇస్తుంది, frame_clk మరియు link_clk కోసం క్లాక్ రేట్ 368.64 MHz.
• డిజైన్ కోసం మాజీample డేటా రేట్ 32 Gbps మద్దతు ఇస్తుంది, frame_clk మరియు link_clk కోసం క్లాక్ రేట్ 484.848 MHz.

SYSREF జనరేటర్
SYSREF అనేది F-టైల్ JESD204C ఇంటర్‌ఫేస్‌తో డేటా కన్వర్టర్‌ల కోసం ఒక క్లిష్టమైన సమయ సంకేతం.

డిజైన్‌లో SYSREF జెనరేటర్ మాజీample డ్యూప్లెక్స్ JESD204C IP లింక్ ప్రారంభ ప్రదర్శన ప్రయోజనం కోసం మాత్రమే ఉపయోగించబడుతుంది. JESD204C సబ్‌క్లాస్ 1 సిస్టమ్ స్థాయి అప్లికేషన్‌లో, మీరు పరికర గడియారం వలె అదే మూలం నుండి SYSREFని తప్పనిసరిగా రూపొందించాలి.

F-టైల్ JESD204C IP కోసం, SYSREF నియంత్రణ రిజిస్టర్ యొక్క SYSREF గుణకం (SYSREF_MULP) SYSREF వ్యవధిని నిర్వచిస్తుంది, ఇది E పరామితి యొక్క n-పూర్ణాంకం గుణింతం.

మీరు తప్పనిసరిగా E*SYSREF_MULP ≤16ని నిర్ధారించుకోవాలి. ఉదాహరణకుample, E=1 అయితే, SYSREF_MULP కోసం చట్టపరమైన సెట్టింగ్ తప్పనిసరిగా 1–16 లోపల ఉండాలి మరియు E=3 అయితే, SYSREF_MULP కోసం చట్టపరమైన సెట్టింగ్ తప్పనిసరిగా 1–5 లోపల ఉండాలి.

గమనిక:  మీరు పరిధి వెలుపల ఉన్న SYSREF_MULPని సెట్ చేస్తే, SYSREF జనరేటర్ సెట్టింగ్‌ని SYSREF_MULP=1కి పరిష్కరిస్తుంది.
మీరు SYSREF రకం ఒక-షాట్ పల్స్, ఆవర్తన లేదా గ్యాప్డ్ పీరియాడిక్‌గా ఉండాలనుకుంటున్నారా లేదా అనేది Ex ద్వారా ఎంచుకోవచ్చుampF-టైల్ JESD204C Intel FPGA IP పారామీటర్ ఎడిటర్‌లో డిజైన్ ట్యాబ్.

పట్టిక 9. Exampపీరియాడిక్ మరియు గ్యాప్డ్ పీరియాడిక్ SYSREF కౌంటర్ యొక్క les

E	SYSREF_MULP	SYSREF కాలం (E*SYSREF_MULP* 32)	డ్యూటీ సైకిల్	వివరణ
1	1	32	1..31 (ప్రోగ్రామబుల్)	గ్యాప్డ్ పీరియాడిక్
1	1	32	16 (స్థిరమైనది)	ఆవర్తన
1	2	64	1..63 (ప్రోగ్రామబుల్)	గ్యాప్డ్ పీరియాడిక్
1	2	64	32 (స్థిరమైనది)	ఆవర్తన
1	16	512	1..511 (ప్రోగ్రామబుల్)	గ్యాప్డ్ పీరియాడిక్
1	16	512	256 (స్థిరమైనది)	ఆవర్తన
2	3	19	1..191 (ప్రోగ్రామబుల్)	గ్యాప్డ్ పీరియాడిక్
2	3	192	96 (స్థిరమైనది)	ఆవర్తన
2	8	512	1..511 (ప్రోగ్రామబుల్)	గ్యాప్డ్ పీరియాడిక్
2	8	512	256 (స్థిరమైనది)	ఆవర్తన
2	9 (చట్టవిరుద్ధం)	64	32 (స్థిరమైనది)	గ్యాప్డ్ పీరియాడిక్
2	9 (చట్టవిరుద్ధం)	64	32 (స్థిరమైనది)	ఆవర్తన

 

టేబుల్ 10. SYSREF నియంత్రణ రిజిస్టర్లు
మీరు డిజైన్‌ను రూపొందించినప్పుడు మీరు పేర్కొన్న సెట్టింగ్ కంటే రిజిస్టర్ సెట్టింగ్ భిన్నంగా ఉన్నట్లయితే మీరు SYSREF నియంత్రణ రిజిస్టర్‌లను డైనమిక్‌గా రీకాన్ఫిగర్ చేయవచ్చుample. F-Tile JESD204C Intel FPGA IP రీసెట్ చేయబడక ముందే SYSREF రిజిస్టర్‌లను కాన్ఫిగర్ చేయండి. మీరు బాహ్య SYSREF జనరేటర్‌ని ఎంచుకుంటే
sysref_ctrl[7] రిజిస్టర్ బిట్, మీరు SYSREF రకం, గుణకం, విధి చక్రం మరియు దశ కోసం సెట్టింగ్‌లను విస్మరించవచ్చు.

బిట్స్	డిఫాల్ట్ విలువ	వివరణ
sysref_ctrl[1:0]	2'b00: వన్-షాట్ 2'b01: ఆవర్తన 2'b10: గ్యాప్డ్ పీరియాడిక్	SYSREF రకం. డిఫాల్ట్ విలువ SYSREF మోడ్ సెట్టింగ్‌పై ఆధారపడి ఉంటుంది Exampలే డిజైన్ F-Tile JESD204C Intel FPGA IP పారామీటర్ ఎడిటర్‌లో ట్యాబ్.
sysref_ctrl[6:2]	5'b00001	SYSREF గుణకం. ఈ SYSREF_MULP ఫీల్డ్ ఆవర్తన మరియు గ్యాప్డ్-పీరియాడిక్ SYSREF రకానికి వర్తిస్తుంది. F-Tile JESD1C IP రీసెట్ చేయబడకముందే E*SYSREF_MULP విలువ 16 నుండి 204 మధ్య ఉండేలా మీరు తప్పనిసరిగా గుణకం విలువను కాన్ఫిగర్ చేయాలి. E*SYSREF_MULP విలువ ఈ పరిధికి వెలుపల ఉన్నట్లయితే, గుణకం విలువ 5'b00001కి డిఫాల్ట్ అవుతుంది.
sysref_ctrl[7]	డ్యూప్లెక్స్ డేటాపాత్: 1'b1 సింప్లెక్స్ TX లేదా RX డేటాపాత్: 1'b0	SYSREF ఎంచుకోండి. డిఫాల్ట్ విలువ Ex లో డేటా పాత్ సెట్టింగ్‌పై ఆధారపడి ఉంటుందిampF-టైల్ JESD204C Intel FPGA IP పారామీటర్ ఎడిటర్‌లో డిజైన్ ట్యాబ్. 0: సింప్లెక్స్ TX లేదా RX (బాహ్య SYSREF) 1: డ్యూప్లెక్స్ (అంతర్గత SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF రకం ఆవర్తన లేదా గ్యాప్డ్ పీరియాడిక్ అయినప్పుడు SYSREF డ్యూటీ సైకిల్. F-Tile JESD204C IP రీసెట్ అయిపోకముందే మీరు విధి చక్రాన్ని తప్పనిసరిగా కాన్ఫిగర్ చేయాలి. గరిష్ట విలువ = (E*SYSREF_MULP*32)-1 ఉదాampలే: 50% విధి చక్రం = (E*SYSREF_MULP*32)/2 మీరు ఈ రిజిస్టర్ ఫీల్డ్‌ను కాన్ఫిగర్ చేయకుంటే, లేదా మీరు రిజిస్టర్ ఫీల్డ్‌ను అనుమతించిన గరిష్ట విలువ కంటే 50 లేదా అంతకంటే ఎక్కువకు కాన్ఫిగర్ చేస్తే డ్యూటీ సైకిల్ డిఫాల్ట్‌గా 0%కి చేరుకుంటుంది.
sysref_ctrl[17]	1'b0	SYSREF రకం వన్-షాట్ అయినప్పుడు మాన్యువల్ నియంత్రణ. SYSREF సిగ్నల్‌ను ఎక్కువగా సెట్ చేయడానికి 1ని వ్రాయండి. SYSREF సిగ్నల్‌ను తక్కువగా సెట్ చేయడానికి 0ని వ్రాయండి. వన్-షాట్ మోడ్‌లో SYSREF పల్స్‌ని సృష్టించడానికి మీరు 1 ఆపై 0 రాయాలి.
sysref_ctrl[31:18]	22'h0	రిజర్వ్ చేయబడింది.

సీక్వెన్సర్‌లను రీసెట్ చేయండి
ఈ డిజైన్ మాజీample రెండు రీసెట్ సీక్వెన్సర్‌లను కలిగి ఉంటుంది:

• రీసెట్ సీక్వెన్స్ 0—TX/RX Avalon స్ట్రీమింగ్ డొమైన్, Avalon మెమరీ-మ్యాప్డ్ డొమైన్, కోర్ PLL, TX PHY, TX కోర్ మరియు SYSREF జెనరేటర్‌కి రీసెట్‌ను నిర్వహిస్తుంది.
• రీసెట్ సీక్వెన్స్ 1—RX PHY మరియు RX కోర్‌కి రీసెట్‌ను నిర్వహిస్తుంది.

3-వైర్ SPI
SPI ఇంటర్‌ఫేస్‌ను 3-వైర్‌గా మార్చడానికి ఈ మాడ్యూల్ ఐచ్ఛికం.

సిస్టమ్ PLL
F-టైల్ మూడు ఆన్-బోర్డ్ సిస్టమ్ PLLలను కలిగి ఉంది. ఈ సిస్టమ్ PLLలు హార్డ్ IP (MAC, PCS మరియు FEC) మరియు EMIB క్రాసింగ్ కోసం ప్రాథమిక గడియార మూలం. దీని అర్థం, మీరు సిస్టమ్ PLL క్లాకింగ్ మోడ్‌ను ఉపయోగించినప్పుడు, బ్లాక్‌లు PMA గడియారం ద్వారా క్లాక్ చేయబడవు మరియు FPGA కోర్ నుండి వచ్చే గడియారంపై ఆధారపడవు. ప్రతి సిస్టమ్ PLL ఒక ఫ్రీక్వెన్సీ ఇంటర్‌ఫేస్‌తో అనుబంధించబడిన గడియారాన్ని మాత్రమే ఉత్పత్తి చేస్తుంది. ఉదాహరణకుampఉదాహరణకు, 1 GHz వద్ద ఒక ఇంటర్‌ఫేస్ మరియు 500 MHz వద్ద ఒక ఇంటర్‌ఫేస్‌ని అమలు చేయడానికి మీకు రెండు సిస్టమ్ PLLలు అవసరం. PLL సిస్టమ్‌ను ఉపయోగించడం వలన పొరుగు లేన్‌ను ప్రభావితం చేసే లేన్ క్లాక్ మార్పు లేకుండా ప్రతి లేన్‌ను స్వతంత్రంగా ఉపయోగించడానికి మిమ్మల్ని అనుమతిస్తుంది.
ప్రతి సిస్టమ్ PLL ఎనిమిది FGT రిఫరెన్స్ గడియారాలలో దేనినైనా ఉపయోగించవచ్చు. సిస్టమ్ PLLలు రిఫరెన్స్ గడియారాన్ని పంచుకోగలవు లేదా విభిన్న సూచన గడియారాలను కలిగి ఉంటాయి. ప్రతి ఇంటర్‌ఫేస్ అది ఏ సిస్టమ్ PLLని ఉపయోగిస్తుందో ఎంచుకోవచ్చు, కానీ, ఒకసారి ఎంచుకుంటే, అది స్థిరంగా ఉంటుంది, డైనమిక్ రీకాన్ఫిగరేషన్‌ని ఉపయోగించి మళ్లీ కాన్ఫిగర్ చేయబడదు.

సంబంధిత సమాచారం
F-టైల్ ఆర్కిటెక్చర్ మరియు PMA మరియు FEC డైరెక్ట్ PHY IP యూజర్ గైడ్

Intel Agilex F-tile పరికరాలలో సిస్టమ్ PLL క్లాకింగ్ మోడ్ గురించి మరింత సమాచారం.

నమూనా జనరేటర్ మరియు చెకర్
డేటా లను రూపొందించడానికి నమూనా జనరేటర్ మరియు చెకర్ ఉపయోగపడతాయిamples మరియు పరీక్ష ప్రయోజనాల కోసం పర్యవేక్షణ.
టేబుల్ 11. మద్దతు ఉన్న నమూనా జనరేటర్

నమూనా జనరేటర్	వివరణ
PRBS నమూనా జనరేటర్	F-టైల్ JESD204C డిజైన్ మాజీample PRBS నమూనా జనరేటర్ క్రింది స్థాయి బహుపదాలకు మద్దతు ఇస్తుంది: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp నమూనా జనరేటర్	ఆర్amp ప్రతి తదుపరి సెకనుకు నమూనా విలువ 1 పెరుగుతుందిampN యొక్క జనరేటర్ వెడల్పుతో le, మరియు అన్ని బిట్‌లు sలో ఉన్నప్పుడు 0కి మారుతుందిampలే 1. r ను ప్రారంభించండిamp ED కంట్రోల్ బ్లాక్ యొక్క tst_ctl రిజిస్టర్‌లో 1 నుండి బిట్ 2 వరకు వ్రాయడం ద్వారా నమూనా జనరేటర్.
కమాండ్ ఛానల్ ramp నమూనా జనరేటర్	F-టైల్ JESD204C డిజైన్ మాజీample కమాండ్ ఛానెల్ rకి మద్దతు ఇస్తుందిamp ఒక లేన్‌కు నమూనా జనరేటర్. ఆర్amp కమాండ్ పదాల 1 బిట్‌లకు 6 చొప్పున నమూనా విలువ పెరుగుతుంది. ప్రారంభ విత్తనం అన్ని లేన్లలో ఇంక్రిమెంట్ నమూనా.

పట్టిక 12. మద్దతు ఉన్న నమూనా చెకర్

నమూనా చెకర్	వివరణ
PRBS నమూనా తనిఖీ	F-టైల్ JESD204C IP డెస్క్‌యూ అమరికను సాధించినప్పుడు నమూనా చెకర్‌లోని స్క్రాంబ్లింగ్ సీడ్ స్వీయ-సమకాలీకరించబడుతుంది. స్క్రాంబ్లింగ్ సీడ్ స్వీయ-సమకాలీకరణ కోసం నమూనా తనిఖీకి 8 ఆక్టెట్‌లు అవసరం.
Ramp నమూనా తనిఖీ	మొదటి చెల్లుబాటు అయ్యే డేటా sampప్రతి కన్వర్టర్ (M) కోసం le r యొక్క ప్రారంభ విలువగా లోడ్ చేయబడుతుందిamp నమూనా. తదుపరి డేటా ఎస్amples విలువలు తప్పనిసరిగా ప్రతి గడియార చక్రంలో గరిష్టంగా 1 పెంచి, ఆపై 0కి వెళ్లాలి.

నమూనా చెకర్	వివరణ
	ఉదాహరణకుample, S=1, N=16 మరియు WIDTH_MULP = 2 అయినప్పుడు, ఒక్కో కన్వర్టర్‌కు డేటా వెడల్పు S * WIDTH_MULP * N = 32. గరిష్ట డేటా sample విలువ 0xFFFF. ఆర్amp నమూనా చెకర్ అన్ని కన్వర్టర్‌లలో ఒకే విధమైన నమూనాలను స్వీకరించినట్లు ధృవీకరిస్తుంది.
కమాండ్ ఛానల్ ramp నమూనా తనిఖీ	F-టైల్ JESD204C డిజైన్ మాజీample కమాండ్ ఛానెల్ rకి మద్దతు ఇస్తుందిamp నమూనా తనిఖీ. అందుకున్న మొదటి కమాండ్ వర్డ్ (6 బిట్స్) ప్రారంభ విలువగా లోడ్ చేయబడింది. అదే లేన్‌లోని తదుపరి కమాండ్ పదాలు తప్పనిసరిగా 0x3F వరకు పెరుగుతాయి మరియు 0x00కి వెళ్లాలి. కమాండ్ ఛానల్ ramp r కోసం నమూనా తనిఖీ తనిఖీలుamp అన్ని లేన్లలో నమూనాలు.

F-టైల్ JESD204C TX మరియు RX IP
ఈ డిజైన్ మాజీampప్రతి TX/RXని సింప్లెక్స్ మోడ్ లేదా డ్యూప్లెక్స్ మోడ్‌లో కాన్ఫిగర్ చేయడానికి le మిమ్మల్ని అనుమతిస్తుంది.
డ్యూప్లెక్స్ కాన్ఫిగరేషన్‌లు అంతర్గత లేదా బాహ్య సీరియల్ లూప్‌బ్యాక్‌ని ఉపయోగించి IP కార్యాచరణ ప్రదర్శనను అనుమతిస్తాయి. IP నియంత్రణ మరియు స్థితి పరిశీలన కోసం అనుమతించడానికి IPలోని CSRలు ఆప్టిమైజ్ చేయబడవు.

F-టైల్ JESD204C డిజైన్ Example క్లాక్ మరియు రీసెట్

F-టైల్ JESD204C డిజైన్ మాజీample గడియారం మరియు రీసెట్ సిగ్నల్‌ల సమితిని కలిగి ఉంది.

పట్టిక 13.డిజైన్ ఎక్స్ample గడియారాలు

క్లాక్ సిగ్నల్	దిశ	వివరణ
mgmt_clk	ఇన్పుట్	100 MHz ఫ్రీక్వెన్సీతో LVDS అవకలన గడియారం.
refclk_xcvr	ఇన్పుట్	డేటా రేట్/ఫాక్టర్ 33 ఫ్రీక్వెన్సీతో ట్రాన్స్‌సీవర్ రిఫరెన్స్ క్లాక్.
refclk_core	ఇన్పుట్	అదే ఫ్రీక్వెన్సీతో కోర్ రిఫరెన్స్ గడియారం refclk_xcvr.
in_sysref	ఇన్పుట్	SYSREF సిగ్నల్. గరిష్ట SYSREF ఫ్రీక్వెన్సీ డేటా రేటు/(66x32xE).
sysref_out	అవుట్‌పుట్
txlink_clk rxlink_clk	అంతర్గత	డేటా రేటు/66 ఫ్రీక్వెన్సీతో TX మరియు RX లింక్ క్లాక్.
txframe_clk rxframe_clk	అంతర్గత	డేటా రేటు/33 ఫ్రీక్వెన్సీతో TX మరియు RX ఫ్రేమ్ గడియారం (FCLK_MULP=2) డేటా రేటు/66 ఫ్రీక్వెన్సీతో TX మరియు RX ఫ్రేమ్ గడియారం (FCLK_MULP=1)
tx_fclk rx_fclk	అంతర్గత	డేటా రేటు/66 ఫ్రీక్వెన్సీతో TX మరియు RX దశ గడియారం (FCLK_MULP=2) FCLK_MULP=1 అయినప్పుడు TX మరియు RX దశ గడియారం ఎల్లప్పుడూ ఎక్కువగా ఉంటుంది (1'b1)
spi_SCLK	అవుట్‌పుట్	20 MHz ఫ్రీక్వెన్సీతో SPI బాడ్ రేట్ గడియారం.

మీరు డిజైన్ మాజీని లోడ్ చేసినప్పుడుampఒక FPGA పరికరంలోకి, అంతర్గత ninit_done ఈవెంట్ JTAG అవలోన్ మాస్టర్ బ్రిడ్జ్ రీసెట్‌లో ఉంది అలాగే అన్ని ఇతర బ్లాక్‌లు ఉన్నాయి.

txlink_clk మరియు rxlink_clk గడియారాల కోసం ఉద్దేశపూర్వక అసమకాలిక సంబంధాన్ని ఇంజెక్ట్ చేయడానికి SYSREF జెనరేటర్ దాని స్వతంత్ర రీసెట్‌ను కలిగి ఉంది. బాహ్య క్లాక్ చిప్ నుండి SYSREF సిగ్నల్‌ను అనుకరించడంలో ఈ పద్ధతి మరింత సమగ్రమైనది.

పట్టిక 14. డిజైన్ ఎక్స్ample రీసెట్లు

సిగ్నల్ రీసెట్ చేయండి	దిశ	వివరణ
గ్లోబల్_rst_n	ఇన్పుట్	J మినహా అన్ని బ్లాక్‌ల కోసం పుష్ బటన్ గ్లోబల్ రీసెట్TAG అవలోన్ మాస్టర్ వంతెనకు.
నిట్_పూర్తయింది	అంతర్గత	J కోసం రీసెట్ రిలీజ్ IP నుండి అవుట్‌పుట్TAG అవలోన్ మాస్టర్ వంతెనకు.
edctl_rst_n	అంతర్గత	ED కంట్రోల్ బ్లాక్ J ద్వారా రీసెట్ చేయబడిందిTAG అవలోన్ మాస్టర్ వంతెనకు. hw_rst మరియు global_rst_n పోర్ట్‌లు ED కంట్రోల్ బ్లాక్‌ని రీసెట్ చేయవు.
hw_rst	అంతర్గత	ED కంట్రోల్ బ్లాక్ యొక్క rst_ctl రిజిస్టర్‌కు వ్రాయడం ద్వారా hw_rstని నొక్కిచెప్పండి మరియు డీసర్ట్ చేయండి. hw_rst నొక్కిచెప్పినప్పుడు mgmt_rst_in_n నిర్ధారిస్తుంది.
mgmt_rst_in_n	అంతర్గత	వివిధ IPల యొక్క Avalon మెమరీ-మ్యాప్డ్ ఇంటర్‌ఫేస్‌లు మరియు రీసెట్ సీక్వెన్సర్‌ల ఇన్‌పుట్‌ల కోసం రీసెట్ చేయండి:  F-టైల్ JESD20C IP డ్యూప్లెక్స్ స్థానిక PHY కోసం j204c_reconfig_reset SPI మాస్టర్ కోసం spi_rst_n PIO స్థితి మరియు నియంత్రణ కోసం pio_rst_n రీసెట్ సీక్వెన్సర్ యొక్క reset_in0 పోర్ట్ 0 మరియు 1 గ్లోబల్_rst_n, hw_rst, లేదా edctl_rst_n పోర్ట్ mgmt_rst_in_nలో రీసెట్ చేయడాన్ని నిర్ధారిస్తుంది.
sysref_rst_n	అంతర్గత	రీసెట్ సీక్వెన్సర్ 0 reset_out2 పోర్ట్ ఉపయోగించి ED కంట్రోల్ బ్లాక్‌లో SYSREF జనరేటర్ బ్లాక్ కోసం రీసెట్ చేయండి. కోర్ PLL లాక్ చేయబడి ఉంటే రీసెట్ సీక్వెన్సర్ 0 reset_out2 పోర్ట్ రీసెట్‌ను నిర్వీర్యం చేస్తుంది.
కోర్_పిఎల్ఎల్_మొదటి	అంతర్గత	రీసెట్ సీక్వెన్సర్ 0 reset_out0 పోర్ట్ ద్వారా కోర్ PLLని రీసెట్ చేస్తుంది. mgmt_rst_in_n రీసెట్ నొక్కి చెప్పబడినప్పుడు కోర్ PLL రీసెట్ అవుతుంది.
j204c_tx_avs_rst_n	అంతర్గత	రీసెట్ సీక్వెన్సర్ 204 ద్వారా F-Tile JESD0C TX Avalon మెమరీ-మ్యాప్ చేయబడిన ఇంటర్‌ఫేస్‌ను రీసెట్ చేస్తుంది. mgmt_rst_in_n నొక్కిచెప్పబడినప్పుడు TX Avalon మెమరీ-మ్యాప్డ్ ఇంటర్‌ఫేస్ నిర్ధారిస్తుంది.
j204c_rx_avs_rst_n	అంతర్గత	రీసెట్ సీక్వెన్సర్ ద్వారా F-Tile JESD204C TX Avalon మెమరీ-మ్యాప్ చేయబడిన ఇంటర్‌ఫేస్‌ను రీసెట్ చేస్తుంది 1. mgmt_rst_in_n నొక్కిచెప్పబడినప్పుడు RX Avalon మెమరీ-మ్యాప్డ్ ఇంటర్‌ఫేస్ నిర్ధారిస్తుంది.
j204c_tx_rst_n	అంతర్గత	txlink_clk మరియు txframe_clk, డొమైన్‌లలో F-Tile JESD204C TX లింక్ మరియు రవాణా లేయర్‌లను రీసెట్ చేస్తుంది. రీసెట్ సీక్వెన్సర్ 0 reset_out5 పోర్ట్ j204c_tx_rst_nని రీసెట్ చేస్తుంది. కోర్ PLL లాక్ చేయబడి ఉంటే ఈ రీసెట్ డీసర్ట్ అవుతుంది మరియు tx_pma_ready మరియు tx_ready సిగ్నల్‌లు నొక్కిచెప్పబడి ఉంటాయి.
j204c_rx_rst_n	అంతర్గత	F-Tile JESD204C RX లింక్‌ను రీసెట్ చేస్తుంది మరియు rxlink_clk, మరియు rxframe_clk డొమైన్‌లలో లేయర్‌లను రవాణా చేస్తుంది.

సిగ్నల్ రీసెట్ చేయండి	దిశ	వివరణ
		రీసెట్ సీక్వెన్సర్ 1 reset_out4 పోర్ట్ j204c_rx_rst_nని రీసెట్ చేస్తుంది. కోర్ PLL లాక్ చేయబడి ఉంటే, మరియు rx_pma_ready మరియు rx_ready సిగ్నల్‌లు నొక్కిచెప్పబడితే ఈ రీసెట్ డీసర్ట్ అవుతుంది.
j204c_tx_rst_ack_n	అంతర్గత	j204c_tx_rst_nతో హ్యాండ్‌షేక్స్ సిగ్నల్‌ని రీసెట్ చేయండి.
j204c_rx_rst_ack_n	అంతర్గత	j204c_rx_rst_nతో హ్యాండ్‌షేక్స్ సిగ్నల్‌ని రీసెట్ చేయండి.

చిత్రం 8. డిజైన్ ఎక్స్ కోసం టైమింగ్ రేఖాచిత్రంample రీసెట్లు

F-టైల్ JESD204C డిజైన్ Example సిగ్నల్స్

టేబుల్ 15. సిస్టమ్ ఇంటర్ఫేస్ సిగ్నల్స్

సిగ్నల్	దిశ	వివరణ
గడియారాలు మరియు రీసెట్లు
mgmt_clk	ఇన్పుట్	సిస్టమ్ నిర్వహణ కోసం 100 MHz గడియారం.
refclk_xcvr	ఇన్పుట్	F-టైల్ UX QUAD మరియు సిస్టమ్ PLL కోసం సూచన గడియారం. డేటా రేటు/కారకం 33కి సమానం.
refclk_core	ఇన్పుట్	కోర్ PLL సూచన గడియారం. refclk_xcvr వలె అదే క్లాక్ ఫ్రీక్వెన్సీని వర్తింపజేస్తుంది.
in_sysref	ఇన్పుట్	JESD204C సబ్‌క్లాస్ 1 అమలు కోసం బాహ్య SYSREF జనరేటర్ నుండి SYSREF సిగ్నల్.
sysref_out	అవుట్‌పుట్	JESD204C సబ్‌క్లాస్ 1 అమలు కోసం SYSREF సిగ్నల్ మాజీ డిజైన్ కోసం FPGA పరికరం ద్వారా రూపొందించబడిందిample లింక్ ప్రారంభ ప్రయోజనం మాత్రమే.

 

సిగ్నల్	దిశ	వివరణ
SPI
spi_SS_n[2:0]	అవుట్‌పుట్	యాక్టివ్ తక్కువ, SPI స్లేవ్ ఎంపిక సిగ్నల్.
spi_SCLK	అవుట్‌పుట్	SPI సీరియల్ గడియారం.
spi_sdio	ఇన్‌పుట్/అవుట్‌పుట్	మాస్టర్ నుండి బాహ్య బానిసకు అవుట్‌పుట్ డేటా. బాహ్య బానిస నుండి మాస్టర్‌కు డేటాను ఇన్‌పుట్ చేయండి.

సిగ్నల్	దిశ	వివరణ
గమనిక:జెనరేట్ 3-వైర్ SPI మాడ్యూల్ ఎంపిక ప్రారంభించబడినప్పుడు.
spi_MISO గమనిక: జెనరేట్ 3-వైర్ SPI మాడ్యూల్ ఎంపిక ప్రారంభించబడనప్పుడు.	ఇన్పుట్	బాహ్య స్లేవ్ నుండి SPI మాస్టర్‌కు ఇన్‌పుట్ డేటా.
spi_MOSI గమనిక: జెనరేట్ 3-వైర్ SPI మాడ్యూల్ ఎంపిక ప్రారంభించబడనప్పుడు.	అవుట్‌పుట్	SPI మాస్టర్ నుండి బాహ్య స్లేవ్‌కు అవుట్‌పుట్ డేటా.

 

సిగ్నల్	దిశ	వివరణ
ADC / DAC
tx_serial_data[LINK*L-1:0]	అవుట్‌పుట్	DACకి డిఫరెన్షియల్ హై స్పీడ్ సీరియల్ అవుట్‌పుట్ డేటా. గడియారం సీరియల్ డేటా స్ట్రీమ్‌లో పొందుపరచబడింది.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	ఇన్పుట్	ADC నుండి డిఫరెన్షియల్ హై స్పీడ్ సీరియల్ ఇన్‌పుట్ డేటా. సీరియల్ డేటా స్ట్రీమ్ నుండి గడియారం పునరుద్ధరించబడింది.
rx_serial_data_n[LINK*L-1:0]

 

సిగ్నల్	దిశ	వివరణ
సాధారణ ప్రయోజనం I/O
user_led[3:0]	అవుట్‌పుట్	కింది షరతుల కోసం స్థితిని సూచిస్తుంది: [0]: SPI ప్రోగ్రామింగ్ పూర్తయింది [1]: TX లింక్ లోపం [2]: RX లింక్ లోపం [3]: Avalon స్ట్రీమింగ్ డేటా కోసం నమూనా తనిఖీ లోపం
యూజర్_డిప్[3:0]	ఇన్పుట్	వినియోగదారు మోడ్ DIP స్విచ్ ఇన్‌పుట్: [0]: అంతర్గత సీరియల్ లూప్‌బ్యాక్ ఎనేబుల్ [1]: FPGA-ఉత్పత్తి SYSREF ఎనేబుల్ [3:2]: రిజర్వ్ చేయబడింది

 

సిగ్నల్	దిశ	వివరణ
అవుట్-ఆఫ్-బ్యాండ్ (OOB) మరియు స్థితి
rx_patchk_data_error[LINK-1:0]	అవుట్‌పుట్	ఈ సంకేతం నొక్కిచెప్పబడినప్పుడు, నమూనా చెకర్ లోపాన్ని గుర్తించినట్లు సూచిస్తుంది.
rx_link_error[LINK-1:0]	అవుట్‌పుట్	ఈ సంకేతం నొక్కి చెప్పబడినప్పుడు, ఇది JESD204C RX IP అంతరాయాన్ని నొక్కిచెప్పిందని సూచిస్తుంది.
tx_link_error[LINK-1:0]	అవుట్‌పుట్	ఈ సంకేతం నొక్కి చెప్పబడినప్పుడు, ఇది JESD204C TX IP అంతరాయాన్ని నొక్కిచెప్పిందని సూచిస్తుంది.
emb_lock_out	అవుట్‌పుట్	ఈ సిగ్నల్ నొక్కి చెప్పబడినప్పుడు, ఇది JESD204C RX IP EMB లాక్‌ని సాధించిందని సూచిస్తుంది.
sh_lock_out	అవుట్‌పుట్	ఈ సిగ్నల్ నొక్కిచెప్పబడినప్పుడు, ఇది JESD204C RX IP సమకాలీకరణ హెడర్ లాక్ చేయబడిందని సూచిస్తుంది.

 

సిగ్నల్	దిశ	వివరణ
అవలోన్ స్ట్రీమింగ్
rx_avst_valid[LINK-1:0]	ఇన్పుట్	కన్వర్టర్ లు కాదా అని సూచిస్తుందిampఅప్లికేషన్ లేయర్‌కి le డేటా చెల్లుతుంది లేదా చెల్లదు. 0: డేటా చెల్లదు 1: డేటా చెల్లుబాటు అవుతుంది
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	ఇన్పుట్	కన్వర్టర్ ఎస్ampఅప్లికేషన్ లేయర్‌కి డేటా.

F-టైల్ JESD204C డిజైన్ Example నియంత్రణ రిజిస్టర్లు

F-టైల్ JESD204C డిజైన్ మాజీampED కంట్రోల్ బ్లాక్‌లో le రిజిస్టర్‌లు బైట్-అడ్రస్సింగ్ (32 బిట్‌లు) ఉపయోగిస్తాయి.

పట్టిక 16. డిజైన్ ఎక్స్ample చిరునామా మ్యాప్
ఈ 32-బిట్ ED కంట్రోల్ బ్లాక్ రిజిస్టర్‌లు mgmt_clk డొమైన్‌లో ఉన్నాయి.

భాగం	చిరునామా
F-టైల్ JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-టైల్ JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI నియంత్రణ	0x0102_0000 – 0x0102_001F
PIO నియంత్రణ	0x0102_0020 – 0x0102_002F
PIO స్థితి	0x0102_0040 – 0x0102_004F
సీక్వెన్సర్ 0ని రీసెట్ చేయండి	0x0102_0100 – 0x0102_01FF
సీక్వెన్సర్ 1ని రీసెట్ చేయండి	0x0102_0200 – 0x0102_02FF
ED నియంత్రణ	0x0102_0400 – 0x0102_04FF
F-టైల్ JESD204C IP ట్రాన్స్‌సీవర్ PHY రీకాన్ఫిగ్	0x0200_0000 – 0x023F_FFFF

టేబుల్ 17. నమోదు యాక్సెస్ రకం మరియు నిర్వచనం
ఈ పట్టిక Intel FPGA IPల కోసం రిజిస్టర్ యాక్సెస్ రకాన్ని వివరిస్తుంది.

యాక్సెస్ రకం	నిర్వచనం
RO/V	సాఫ్ట్‌వేర్ చదవడానికి మాత్రమే (రాయడంపై ప్రభావం ఉండదు). విలువ మారవచ్చు.
RW	సాఫ్ట్‌వేర్ ప్రస్తుత బిట్ విలువను రీడ్ చేసి తిరిగి ఇస్తుంది. సాఫ్ట్‌వేర్ బిట్‌ను కావలసిన విలువకు వ్రాసి సెట్ చేస్తుంది.
RW1C	సాఫ్ట్‌వేర్ ప్రస్తుత బిట్ విలువను రీడ్ చేసి తిరిగి ఇస్తుంది. సాఫ్ట్‌వేర్ 0ని వ్రాస్తుంది మరియు ప్రభావం ఉండదు. హార్డ్‌వేర్ ద్వారా బిట్‌ను 1కి సెట్ చేస్తే సాఫ్ట్‌వేర్ 0ని వ్రాస్తుంది మరియు బిట్‌ను 1కి క్లియర్ చేస్తుంది. హార్డ్‌వేర్ బిట్‌ను 1కి సెట్ చేస్తుంది. హార్డ్‌వేర్ సెట్ కంటే సాఫ్ట్‌వేర్ క్లియర్‌కు ఎక్కువ ప్రాధాన్యత ఉంటుంది.

టేబుల్ 18. ED నియంత్రణ చిరునామా మ్యాప్

ఆఫ్‌సెట్	పేరు నమోదు
0x00	rst_ctl
0x04	rst_sts0
కొనసాగింది…

ఆఫ్‌సెట్	పేరు నమోదు
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8 సి	tst_err0

టేబుల్ 19. ED కంట్రోల్ బ్లాక్ కంట్రోల్ మరియు స్టేటస్ రిజిస్టర్లు

బైట్ ఆఫ్‌సెట్	నమోదు చేసుకోండి	పేరు	యాక్సెస్	రీసెట్ చేయండి	వివరణ
0x00	rst_ctl	rst_assert	RW	0x0	నియంత్రణను రీసెట్ చేయండి. [0]: రీసెట్‌ని నొక్కి చెప్పడానికి 1ని వ్రాయండి. (hw_rst) రీసెట్‌ని డీసర్ట్ చేయడానికి 0ని మళ్లీ వ్రాయండి. [31:1]: రిజర్వ్ చేయబడింది.
0x04	rst_sts0	మొదటి_స్థితి	RO/V	0x0	స్థితిని రీసెట్ చేయండి. [0]: కోర్ PLL లాక్ చేయబడిన స్థితి. [31:1]: రిజర్వ్ చేయబడింది.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	అంతర్గత లేదా బాహ్య SYSREF జనరేటర్ కోసం SYSREF అంచు గుర్తింపు స్థితి. [0]: 1 యొక్క విలువ సబ్‌క్లాస్ 1 ఆపరేషన్ కోసం SYSREF రైజింగ్ ఎడ్జ్ కనుగొనబడిందని సూచిస్తుంది. కొత్త SYSREF అంచు గుర్తింపును ప్రారంభించడానికి ఈ బిట్‌ను క్లియర్ చేయడానికి సాఫ్ట్‌వేర్ 1ని వ్రాయవచ్చు. [31:1]: రిజర్వ్ చేయబడింది.
0x40	sysref_ctl	sysref_contr ol	RW	డ్యూప్లెక్స్ డేటాపాత్ వన్-షాట్: 0x00080	SYSREF నియంత్రణ. సూచించండి పట్టిక 10 ఈ రిజిస్టర్ వినియోగం గురించి మరింత సమాచారం కోసం పేజీ 17లో.
				ఆవర్తన:	గమనిక: రీసెట్ విలువ ఆధారపడి ఉంటుంది
				0x00081	SYSREF రకం మరియు F-టైల్
				గ్యాప్డ్- ఆవర్తన:	JESD204C IP డేటా పాత్ పారామీటర్ సెట్టింగ్‌లు.
				0x00082
				TX లేదా RX డేటా
				మార్గం
				ఒక్క దెబ్బ:
				0x00000
				ఆవర్తన:
				0x00001
				ఖాళీ-
				ఆవర్తన:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF స్థితి. ఈ రిజిస్టర్ అంతర్గత SYSREF జనరేటర్ యొక్క తాజా SYSREF వ్యవధి మరియు డ్యూటీ సైకిల్ సెట్టింగ్‌లను కలిగి ఉంది. సూచించండి పట్టిక 9 SYSREF కాలం మరియు విధి చక్రం యొక్క చట్టపరమైన విలువ కోసం 16వ పేజీలో.
కొనసాగింది…

బైట్ ఆఫ్‌సెట్	నమోదు చేసుకోండి	పేరు	యాక్సెస్	రీసెట్ చేయండి	వివరణ
					[8:0]: SYSREF కాలం. విలువ 0xFF అయినప్పుడు, ది SYSREF కాలం = 255 విలువ 0x00 అయితే, SYSREF వ్యవధి = 256. [17:9]: SYSREF డ్యూటీ సైకిల్. [31:18]: రిజర్వ్ చేయబడింది.
0x80	tst_ctl	tst_control	RW	0x0	పరీక్ష నియంత్రణ. నమూనా జనరేటర్ మరియు చెకర్ కోసం విభిన్న పరీక్ష నమూనాలను ప్రారంభించడానికి ఈ రిజిస్టర్‌ని ఉపయోగించండి. [1:0] = రిజర్వ్ చేయబడిన ఫీల్డ్ [2] = ramp_test_ctl 1'b0 = PRBS నమూనా జనరేటర్ మరియు చెకర్‌ను ప్రారంభిస్తుంది 1'b1 = rని ప్రారంభిస్తుందిamp నమూనా జనరేటర్ మరియు చెకర్ [31:3]: రిజర్వ్ చేయబడింది.
0x8 సి	tst_err0	tst_error	RW1C	0x0	లింక్ 0 కోసం ఎర్రర్ ఫ్లాగ్. బిట్ 1'b1 అయినప్పుడు, అది ఒక ఎర్రర్ జరిగిందని సూచిస్తుంది. ఎర్రర్ ఫ్లాగ్‌ను క్లియర్ చేయడానికి సంబంధిత బిట్‌కు 1'b1ని వ్రాయడానికి ముందు మీరు ఎర్రర్‌ను పరిష్కరించాలి. [0] = ప్యాటర్న్ చెకర్ ఎర్రర్ [1] = tx_link_error [2] = rx_link_error [3] = కమాండ్ ప్యాటర్న్ చెకర్ ఎర్రర్ [31:4]: రిజర్వ్ చేయబడింది.

F-టైల్ JESD204C ఇంటెల్ FPGA IP డిజైన్ Ex కోసం డాక్యుమెంట్ రివిజన్ హిస్టరీample యూజర్ గైడ్

డాక్యుమెంట్ వెర్షన్	ఇంటెల్ క్వార్టస్ ప్రైమ్ వెర్షన్	IP వెర్షన్	మార్పులు
2021.10.11	21.3	1.0.0	ప్రారంభ విడుదల.

పత్రాలు / వనరులు

intel F-Tile JESD204C Intel FPGA IP డిజైన్ Example [pdf] యూజర్ గైడ్ F-టైల్ JESD204C ఇంటెల్ FPGA IP డిజైన్ Example, F-టైల్ JESD204C, Intel FPGA IP డిజైన్ Example, IP డిజైన్ Exampలే, డిజైన్ ఎక్స్ample

సూచనలు

• వినియోగదారు మాన్యువల్