F-Tile JESD204C Intel FPGA IP Design Example

Σχετικά με το F-Tile JESD204C Intel® FPGA IP Design Example Οδηγός χρήσης

Αυτός ο οδηγός χρήστη παρέχει τα χαρακτηριστικά, τις οδηγίες χρήσης και τη λεπτομερή περιγραφή του σχεδιασμού π.χamples για το F-Tile JESD204C Intel® FPGA IP που χρησιμοποιεί συσκευές Intel Agilex™.

Προοριζόμενο κοινό

Αυτό το έγγραφο προορίζεται για:

• Αρχιτέκτονας σχεδίασης για να κάνει την επιλογή IP κατά τη φάση σχεδιασμού σχεδιασμού σε επίπεδο συστήματος
• Οι σχεδιαστές υλικού κατά την ενσωμάτωση της IP στη σχεδίαση σε επίπεδο συστήματος
• Μηχανικοί επικύρωσης κατά τη φάση προσομοίωσης σε επίπεδο συστήματος και επικύρωσης υλικού

Σχετικά Έγγραφα
Ο παρακάτω πίνακας παραθέτει άλλα έγγραφα αναφοράς που σχετίζονται με το F-Tile JESD204C Intel FPGA IP.

Πίνακας 1. Σχετικά Έγγραφα

Αναφορά	Περιγραφή
Οδηγός χρήστη F-Tile JESD204C Intel FPGA IP	Παρέχει πληροφορίες σχετικά με το F-Tile JESD204C Intel FPGA IP.
Σημειώσεις έκδοσης F-Tile JESD204C Intel FPGA IP	Παραθέτει τις αλλαγές που έγιναν για το F-Tile JESD204C F-Tile JESD204C σε μια συγκεκριμένη έκδοση.
Φύλλο δεδομένων συσκευής Intel Agilex	Αυτό το έγγραφο περιγράφει τα ηλεκτρικά χαρακτηριστικά, τα χαρακτηριστικά μεταγωγής, τις προδιαγραφές διαμόρφωσης και το χρονισμό για συσκευές Intel Agilex.

Ακρωνύμια και Γλωσσάρι

Πίνακας 2. Λίστα ακρωνύμιων

Ακρώνυμο	Επέκταση
LEMC	Τοπικό εκτεταμένο ρολόι πολλαπλών μπλοκ
FC	Ρυθμός ρολογιού καρέ
ADC	Μετατροπέας αναλογικού σε ψηφιακό
DAC	Μετατροπέας ψηφιακού σε αναλογικό
DSP	Επεξεργαστής Ψηφιακού Σήματος
TX	Πομπός
RX	Δέκτης

Ακρώνυμο	Επέκταση
DLL	Επίπεδο σύνδεσης δεδομένων
ΕΚΕ	Μητρώο ελέγχου και κατάστασης
CRU	Ρολόι και μονάδα επαναφοράς
ISR	Διακοπή ρουτίνας σέρβις
FIFO	First-In-First-Out
ΣΕΡΔΕΣ	Serializer Deserializer
ECC	Κωδικός διόρθωσης σφάλματος
FEC	Προώθηση σφαλμάτων διόρθωσης
SERR	Εντοπισμός μεμονωμένου σφάλματος (σε ECC, διορθώνεται)
DERR	Ανίχνευση διπλού σφάλματος (στο ECC, μοιραίο)
PRBS	Ψευδοτυχαία δυαδική ακολουθία
MAC	Ελεγκτής πρόσβασης πολυμέσων. Το MAC περιλαμβάνει υποστρώμα πρωτοκόλλου, στρώμα μεταφοράς και επίπεδο σύνδεσης δεδομένων.
PHY	Φυσικό στρώμα. Το PHY περιλαμβάνει συνήθως το φυσικό επίπεδο, SERDES, προγράμματα οδήγησης, δέκτες και CDR.
PCS	Υποστρώμα φυσικής κωδικοποίησης
PMA	Προσάρτημα φυσικού μέσου
RBD	Καθυστέρηση buffer RX
UI	Unit Interval = διάρκεια του σειριακού bit
Αριθμός RBD	RX Buffer Delay τελευταίας άφιξης λωρίδας
Μετατόπιση RBD	Ευκαιρία κυκλοφορίας RX Buffer Delay
SH	Συγχρονισμός κεφαλίδας
TL	Στρώμα μεταφοράς
EMIB	Ενσωματωμένη γέφυρα διασύνδεσης πολλαπλών καλουπιών

Πίνακας 3. Κατάλογος Γλωσσάριου

Ορος	Περιγραφή
Συσκευή μετατροπέα	Μετατροπέας ADC ή DAC
Λογική Συσκευή	FPGA ή ASIC
Οκταφωνία	Μια ομάδα 8 bit, που χρησιμεύει ως είσοδος στον κωδικοποιητή 64/66 και ως έξοδος από τον αποκωδικοποιητή
Ροκανίζω	Ένα σετ 4 bit που είναι η βασική μονάδα εργασίας των προδιαγραφών JESD204C
Φραγμός	Ένα σύμβολο 66-bit που δημιουργείται από το σχήμα κωδικοποίησης 64/66
Ποσοστό γραμμής	Αποτελεσματικός ρυθμός δεδομένων σειριακής σύνδεσης Ρυθμός γραμμής λωρίδας = (Mx Sx N'x 66/64 x FC) / L
Σύνδεση Ρολόι	Ρολόι σύνδεσης = Ρυθμός γραμμής λωρίδας/66.
Πλαίσιο	Ένα σύνολο από διαδοχικές οκτάδες στις οποίες η θέση κάθε οκτάδας μπορεί να αναγνωριστεί με αναφορά σε ένα σήμα ευθυγράμμισης πλαισίου.
Ρολόι πλαισίου	Ένα ρολόι συστήματος που λειτουργεί με τον ρυθμό του καρέ, που πρέπει να είναι 1x και 2x ρολόι σύνδεσης.

Ορος	Περιγραφή
Samples ανά καρέ ρολόι	Samples ανά ρολόι, το σύνολο samples in frame ρολόι για τη συσκευή μετατροπέα.
LEMC	Εσωτερικό ρολόι που χρησιμοποιείται για την ευθυγράμμιση των ορίων του εκτεταμένου πολλαπλού μπλοκ μεταξύ των λωρίδων και στις εξωτερικές αναφορές (SYSREF ή Υποκατηγορία 1).
Υποκατηγορία 0	Δεν υπάρχει υποστήριξη για ντετερμινιστική καθυστέρηση. Τα δεδομένα πρέπει να αποδεσμεύονται αμέσως από λωρίδα σε λωρίδα στον δέκτη.
Υποκατηγορία 1	Ντετερμινιστική καθυστέρηση με χρήση SYSREF.
Σύνδεσμος πολλαπλών σημείων	Συνδέσεις μεταξύ συσκευών με 2 ή περισσότερες συσκευές μετατροπέα.
64B/66B Κωδικοποίηση	Κώδικας γραμμής που αντιστοιχίζει δεδομένα 64 bit σε 66 bit για να σχηματίσει ένα μπλοκ. Η δομή δεδομένων βασικού επιπέδου είναι ένα μπλοκ που ξεκινά με κεφαλίδα συγχρονισμού 2 bit.

Πίνακας 4. Σύμβολα

Ορος	Περιγραφή
L	Αριθμός λωρίδων ανά συσκευή μετατροπέα
M	Αριθμός μετατροπέων ανά συσκευή
F	Αριθμός οκτάδων ανά καρέ σε μία μόνο λωρίδα
S	Αριθμός samples που μεταδίδονται ανά μεμονωμένο μετατροπέα ανά κύκλο πλαισίου
N	Ανάλυση μετατροπέα
Ν'	Συνολικός αριθμός bit ανά δευτερόλεπτοample στη μορφή δεδομένων χρήστη
CS	Αριθμός bit ελέγχου ανά μετατροπή sample
CF	Αριθμός λέξεων ελέγχου ανά περίοδο ρολογιού καρέ ανά σύνδεσμο
HD	Μορφή δεδομένων χρήστη υψηλής πυκνότητας
E	Αριθμός multiblock σε ένα εκτεταμένο multiblock

F-Tile JESD204C Intel FPGA IP Design Example Οδηγός γρήγορης εκκίνησης

Το F-Tile JESD204C Intel FPGA IP design exampΤο les για συσκευές Intel Agilex διαθέτει έναν πάγκο δοκιμών προσομοίωσης και έναν σχεδιασμό υλικού που υποστηρίζει τη μεταγλώττιση και τη δοκιμή υλικού.
Μπορείτε να δημιουργήσετε το σχέδιο F-Tile JESD204C exampΜάθετε μέσω του καταλόγου IP στο λογισμικό Intel Quartus® Prime Pro Edition.

Εικόνα 1. Ανάπτυξη Σtages για το Design Example

Design Example Block Διάγραμμα

Εικόνα 2. Σχεδιασμός F-Tile JESD204C Example Μπλοκ διάγραμμα υψηλού επιπέδου

Το σχέδιο π.χampΤο le αποτελείται από τις ακόλουθες ενότητες:

• Σύστημα σχεδιαστή πλατφόρμας
  • F-Tile JESD204C Intel FPGA IP
  • JTAG στη γέφυρα Avalon Master
  • Ελεγκτής παράλληλης εισόδου/εξόδου (PIO).
  • Διασύνδεση σειριακής θύρας (SPI)—master module— IOPLL
  • Γεννήτρια SYSREF
  • Example Σχεδιασμός (ED) Ελέγχου CSR
  • Επαναφορά ακολουθιών
• Σύστημα PLL
• Γεννήτρια μοτίβων
• Έλεγχος μοτίβων

Πίνακας 5. Σχεδιασμός Εξample Ενότητες

εξαρτήματα	Περιγραφή
Σύστημα σχεδιαστή πλατφόρμας	Το σύστημα Platform Designer εγκαινιάζει τη διαδρομή δεδομένων IP F-Tile JESD204C και τα περιφερειακά υποστήριξης.
F-Tile JESD204C Intel FPGA IP	Αυτό το υποσύστημα Platform Designer περιέχει τις IP TX και RX F-Tile JESD204C που έχουν δημιουργηθεί μαζί με το duplex PHY.
JTAG στη γέφυρα Avalon Master	Αυτή η γέφυρα παρέχει πρόσβαση στον κεντρικό υπολογιστή της κονσόλας συστήματος στην αντιστοιχισμένη με μνήμη IP στη σχεδίαση μέσω του JTAG διεπαφή.
Ελεγκτής παράλληλης εισόδου/εξόδου (PIO).	Αυτός ο ελεγκτής παρέχει μια διασύνδεση αντιστοιχισμένη με μνήμη για sampθύρες I/O γενικής χρήσης ling και drive.
SPI master	Αυτή η μονάδα χειρίζεται τη σειριακή μεταφορά δεδομένων διαμόρφωσης στη διεπαφή SPI στο άκρο του μετατροπέα.
Γεννήτρια SYSREF	Η γεννήτρια SYSREF χρησιμοποιεί το ρολόι σύνδεσης ως ρολόι αναφοράς και δημιουργεί παλμούς SYSREF για την IP F-Tile JESD204C. Σημείωμα: Αυτό το σχέδιο π.χampΤο le χρησιμοποιεί τη γεννήτρια SYSREF για να επιδείξει την προετοιμασία σύνδεσης IP διπλής όψης F-Tile JESD204C. Στην εφαρμογή επιπέδου συστήματος υποκατηγορίας 204 F-Tile JESD1C, πρέπει να δημιουργήσετε το SYSREF από την ίδια πηγή με το ρολόι της συσκευής.
ΙΟΠΛΛ	Αυτό το σχέδιο π.χampΤο le χρησιμοποιεί ένα IOPLL για να δημιουργήσει ένα ρολόι χρήστη για τη μετάδοση δεδομένων στο F-Tile JESD204C IP.
ED Control CSR	Αυτή η μονάδα παρέχει έλεγχο και κατάσταση ανίχνευσης SYSREF και έλεγχο και κατάσταση μοτίβου δοκιμής.
Επαναφορά ακολουθιών	Αυτό το σχέδιο π.χampΤο le αποτελείται από 2 αλληλουχίες επαναφοράς: Επαναφορά ακολουθίας 0—Διαχειρίζεται την επαναφορά στον τομέα ροής TX/RX Avalon®, στον τομέα αντιστοίχισης μνήμης Avalon, στον πυρήνα PLL, στο TX PHY, στον πυρήνα TX και στη γεννήτρια SYSREF. Ακολουθία επαναφοράς 1—Διαχειρίζεται την επαναφορά στον πυρήνα RX PHY και RX.
Σύστημα PLL	Κύρια πηγή ρολογιού για τη διασταύρωση σκληρού IP και EMIB πλακιδίων F.
Γεννήτρια μοτίβων	Η γεννήτρια μοτίβων δημιουργεί ένα PRBS ή ramp πρότυπο.
Έλεγχος μοτίβων	Ο ελεγκτής μοτίβων επαληθεύει το PRBS ή το ramp λήφθηκε μοτίβο και επισημαίνει ένα σφάλμα όταν εντοπίσει αναντιστοιχία δεδομένων sample.

Απαιτήσεις λογισμικού

Η Intel χρησιμοποιεί το ακόλουθο λογισμικό για να δοκιμάσει τη σχεδίαση π.χamples σε ένα σύστημα Linux:

• Λογισμικό Intel Quartus Prime Pro Edition
• Προσομοιωτής Questa*/ModelSim* ή VCS*/VCS MX

Δημιουργία του Σχεδίου

Για να δημιουργήσετε το σχέδιο π.χample από τον επεξεργαστή παραμέτρων IP:

1. Δημιουργήστε ένα έργο που στοχεύει την οικογένεια συσκευών Intel Agilex F-tile και επιλέξτε τη συσκευή που θέλετε.
2. Στον Κατάλογο IP, Εργαλεία ➤ Κατάλογος IP, επιλέξτε F-Tile JESD204C Intel FPGA IP.
3. Καθορίστε ένα όνομα ανώτατου επιπέδου και το φάκελο για την προσαρμοσμένη παραλλαγή IP σας. Κάντε κλικ στο OK. Το πρόγραμμα επεξεργασίας παραμέτρων προσθέτει το .ip ανώτατου επιπέδου file στο τρέχον έργο αυτόματα. Εάν σας ζητηθεί να προσθέσετε μη αυτόματα το .ip file στο έργο, κάντε κλικ στο Project ➤ Add/Remove Files στο Project για να προσθέσετε το file.
4. Υπό την Εξample καρτέλα Σχεδίαση, καθορίστε το σχέδιο π.χample παραμέτρους όπως περιγράφεται στο Σχεδιασμός Example Παράμετροι.
5. Κάντε κλικ στην επιλογή Δημιουργία Example Design.

Το λογισμικό δημιουργεί όλο το σχέδιο files στους υποκαταλόγους. Αυτοί files απαιτούνται για την εκτέλεση προσομοίωσης και μεταγλώττισης.

Design Example Παράμετροι
Ο επεξεργαστής παραμέτρων F-Tile JESD204C Intel FPGA IP περιλαμβάνει το Example Καρτέλα Σχεδίαση για να καθορίσετε ορισμένες παραμέτρους πριν δημιουργήσετε το σχέδιο π.χample.

Πίνακας 6. Παράμετροι στο Example Σχεδίαση Καρτέλα

Παράμετρος	Επιλογές	Περιγραφή
Επιλέξτε Σχεδίαση	Έλεγχος κονσόλας συστήματος Κανένας	Επιλέξτε το στοιχείο ελέγχου της κονσόλας συστήματος για πρόσβαση στο σχέδιο π.χampδιαδρομή δεδομένων μέσω της κονσόλας συστήματος.
Προσομοίωση	Ενεργοποίηση, εκτός λειτουργίας	Ενεργοποιήστε την IP για να δημιουργήσει τα απαραίτητα files για την προσομοίωση του σχεδιασμού π.χample.
Σύνθεση	Ενεργοποίηση, εκτός λειτουργίας	Ενεργοποιήστε την IP για να δημιουργήσει τα απαραίτητα files για συλλογή Intel Quartus Prime και επίδειξη υλικού.
Μορφή HDL (για προσομοίωση)	Verilog VDHL	Επιλέξτε τη μορφή HDL του RTL files για προσομοίωση.
Μορφή HDL (για σύνθεση)	Μόνο Verilog	Επιλέξτε τη μορφή HDL του RTL files για σύνθεση.

Παράμετρος	Επιλογές	Περιγραφή
Δημιουργήστε μονάδα SPI 3 καλωδίων	Ενεργοποίηση, εκτός λειτουργίας	Ενεργοποιήστε για να ενεργοποιήσετε τη διασύνδεση SPI 3 συρμάτων αντί για 4 σύρματα.
Λειτουργία Sysref	Μια βολή Περιοδικός Περιοδικό διάκενο	Επιλέξτε εάν θέλετε η ευθυγράμμιση SYSREF να είναι παλμική λειτουργία μίας βολής, περιοδική ή περιοδική με διάκενο, με βάση τις απαιτήσεις σχεδίασής σας και την ευελιξία χρονισμού. One-shot—Επιλέξτε αυτήν την επιλογή για να ενεργοποιήσετε το SYSREF ως λειτουργία παλμού μίας λήψης. Η τιμή του bit καταχωρητή sysref_ctrl[17] είναι 0. Μετά την απενεργοποίηση της επαναφοράς IP του F-Tile JESD204C, αλλάξτε την τιμή του καταχωρητή sysref_ctrl[17] από 0 σε 1 και μετά σε 0, για έναν παλμό SYSREF μίας λήψης. Περιοδική—Το SYSREF σε περιοδική λειτουργία έχει κύκλο λειτουργίας 50:50. Η περίοδος SYSREF είναι E*SYSREF_MULP. Περιοδικό διάκενο—Το SYSREF έχει προγραμματιζόμενο κύκλο λειτουργίας κοκκοποίησης 1 κύκλου ρολογιού ζεύξης. Η περίοδος SYSREF είναι E*SYSREF_MULP. Για ρύθμιση κύκλου λειτουργίας εκτός εύρους, το μπλοκ παραγωγής SYSREF θα πρέπει αυτόματα να συμπεράνει κύκλο λειτουργίας 50:50. Ανατρέξτε στο ΣΥΣΡΕΦ Γεννήτρια ενότητα για περισσότερες πληροφορίες σχετικά με το SYSREF περίοδος.
Επιλέξτε πίνακα	Κανένας	Επιλέξτε τον πίνακα για το σχέδιο π.χample. Καμία—Αυτή η επιλογή εξαιρεί πτυχές υλικού για τη σχεδίαση π.χample. Όλες οι εκχωρήσεις ακίδων θα οριστούν σε εικονικές καρφίτσες.
Μοτίβο δοκιμής	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Επιλέξτε τη γεννήτρια μοτίβων και το μοτίβο δοκιμής ελεγκτή. Pattern Generator—Το JESD204C υποστηρίζει τη γεννήτρια μοτίβων PRBS ανά sample. Αυτό σημαίνει ότι το πλάτος των δεδομένων είναι επιλογή N+CS. Η γεννήτρια μοτίβων PRBS και ο ελεγκτής είναι χρήσιμα για τη δημιουργία δεδομένωνample ερέθισμα για δοκιμή και δεν είναι συμβατό με τη λειτουργία δοκιμής PRBS στον μετατροπέα ADC/DAC. Ramp Pattern Generator—Το επίπεδο σύνδεσης JESD204C λειτουργεί κανονικά, αλλά η μεταφορά αργότερα είναι απενεργοποιημένη και η είσοδος από τον μορφοποιητή αγνοείται. Κάθε λωρίδα μεταδίδει ένα πανομοιότυπο ρεύμα οκτάδας που αυξάνεται από 0x00 σε 0xFF και στη συνέχεια επαναλαμβάνεται. Ramp Η δοκιμή μοτίβου ενεργοποιείται από το prbs_test_ctl. Έλεγχος μοτίβων PRBS—Ο αναδευτήρας PRBS JESD204C είναι αυτοσυγχρονιζόμενος και αναμένεται ότι όταν ο πυρήνας IP μπορεί να αποκωδικοποιήσει τη σύνδεση, ο σπόρος κρυπτογράφησης έχει ήδη συγχρονιστεί. Ο σπόρος κρυπτογράφησης PRBS θα χρειαστεί 8 οκτάδες για να αυτοαρχικοποιηθεί. Ramp Έλεγχος μοτίβων—Η κρυπτογράφηση JESD204C είναι αυτοσυγχρονιζόμενη και αναμένεται ότι όταν ο πυρήνας IP μπορεί να αποκωδικοποιήσει τη σύνδεση, ο σπόρος κρυπτογράφησης είναι ήδη συγχρονισμένος. Η πρώτη έγκυρη οκτάδα φορτώνεται ως ramp αρχική τιμή. Τα επόμενα δεδομένα πρέπει να αυξηθούν έως και 0xFF και να μετατραπούν σε 0x00. Ramp Ο ελεγκτής μοτίβων πρέπει να ελέγχει για πανομοιότυπο μοτίβο σε όλες τις λωρίδες.
Ενεργοποίηση εσωτερικής σειριακής επαναφοράς	Ενεργοποίηση, εκτός λειτουργίας	Επιλέξτε εσωτερική σειριακή επαναφορά.
Ενεργοποίηση καναλιού εντολών	Ενεργοποίηση, εκτός λειτουργίας	Επιλέξτε μοτίβο καναλιού εντολών.

Δομή καταλόγου
Η σχεδίαση F-Tile JESD204C exampΟι κατάλογοι περιέχουν δημιουργημένα files για το σχέδιο π.χamples.

Εικόνα 3. Δομή καταλόγου για F-Tile JESD204C Intel Agilex Design Example

Πίνακας 7. Κατάλογος Files

Φάκελοι	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
προσομοίωση / μέντορας	modelsim_sim.tcl tb_top_waveform.do
προσομοίωση/συνοψία	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Προσομοίωση του Σχεδιασμού Π.χample Testbench

Το σχέδιο π.χampΤο le testbench προσομοιώνει το σχέδιο που δημιουργήσατε.

Εικόνα 4. Διαδικασία

Για να προσομοιώσετε το σχέδιο, ακολουθήστε τα παρακάτω βήματα:

1. Αλλάξτε τον κατάλογο εργασίας σεample_design_directory>/simulation/ .
2. Στη γραμμή εντολών, εκτελέστε το σενάριο προσομοίωσης. Ο παρακάτω πίνακας δείχνει τις εντολές για την εκτέλεση των υποστηριζόμενων προσομοιωτών.

Προσομοιωτής	Εντολή
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (χωρίς Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Η προσομοίωση τελειώνει με μηνύματα που υποδεικνύουν εάν η εκτέλεση ήταν επιτυχής ή όχι.

Εικόνα 5. Επιτυχής Προσομοίωση
Αυτό το σχήμα δείχνει το επιτυχές μήνυμα προσομοίωσης για τον προσομοιωτή VCS.

Σύνταξη του Σχεδίου Εξample

Για να συντάξετε τη συλλογή μόνο π.χample project, ακολουθήστε τα εξής βήματα:

1. Διασφαλίστε τη σχεδίαση μεταγλώττισης π.χampη γενιά έχει ολοκληρωθεί.
2. Στο λογισμικό Intel Quartus Prime Pro Edition, ανοίξτε το έργο Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. Στο μενού Επεξεργασία, κάντε κλικ στην επιλογή Έναρξη μεταγλώττισης.

Λεπτομερής περιγραφή για το F-Tile JESD204C Design Example

Η σχεδίαση F-Tile JESD204C exampΤο le δείχνει τη λειτουργικότητα της ροής δεδομένων χρησιμοποιώντας τη λειτουργία επαναφοράς.
Μπορείτε να καθορίσετε τις ρυθμίσεις παραμέτρων της επιλογής σας και να δημιουργήσετε το σχέδιο π.χample.
Το σχέδιο π.χampΤο le είναι διαθέσιμο μόνο σε λειτουργία διπλής όψης και για την έκδοση Base και PHY. Μπορείτε να επιλέξετε μόνο βάση ή παραλλαγή μόνο PHY, αλλά η IP θα δημιουργήσει το σχέδιο π.χample τόσο για τη βάση όσο και για το PHY.

Σημείωμα:  Ορισμένες διαμορφώσεις υψηλής ταχύτητας δεδομένων ενδέχεται να αποτύχουν στο χρονοδιάγραμμα. Για να αποφύγετε την αποτυχία χρονισμού, εξετάστε το ενδεχόμενο να καθορίσετε την τιμή του χαμηλότερου πολλαπλασιαστή συχνότητας ρολογιού καρέ (FCLK_MULP) στην καρτέλα Διαμορφώσεις του επεξεργαστή παραμέτρων F-Tile JESD204C Intel FPGA IP.

Στοιχεία συστήματος

Η σχεδίαση F-Tile JESD204C exampΤο le παρέχει μια ροή ελέγχου που βασίζεται σε λογισμικό που χρησιμοποιεί τη μονάδα σκληρού ελέγχου με ή χωρίς υποστήριξη κονσόλας συστήματος.

Το σχέδιο π.χampΤο le επιτρέπει την αυτόματη σύνδεση σε λειτουργίες εσωτερικής και εξωτερικής επαναφοράς.

JTAG προς Avalon Master Bridge
Το JTAG Το Avalon Master Bridge παρέχει μια σύνδεση μεταξύ του κεντρικού συστήματος για πρόσβαση στην αντιστοιχισμένη με μνήμη IP F-Tile JESD204C και στους καταχωρητές ελέγχου και κατάστασης της περιφερειακής IP μέσω του JTAG διεπαφή.

Εικόνα 6. Σύστημα με JTAG στο Avalon Master Bridge Core

Σημείωμα:  Το ρολόι του συστήματος πρέπει να είναι τουλάχιστον 2 φορές ταχύτερο από το JTAG ρολόι. Το ρολόι του συστήματος είναι mgmt_clk (100 MHz) σε αυτό το σχέδιο π.χample.

Παράλληλος Πυρήνας I/O (PIO).
Ο πυρήνας παράλληλης εισόδου/εξόδου (PIO) με τη διεπαφή Avalon παρέχει μια αντιστοιχισμένη με μνήμη διεπαφή μεταξύ μιας εξαρτημένης θύρας αντιστοιχισμένης με μνήμη Avalon και των θυρών I/O γενικής χρήσης. Οι θύρες I/O συνδέονται είτε με τη λογική χρήστη στο τσιπ είτε με ακίδες εισόδου/εξόδου που συνδέονται με συσκευές εκτός του FPGA.

Εικόνα 7. PIO Core με θύρες εισόδου, θύρες εξόδου και υποστήριξη IRQ
Από προεπιλογή, το στοιχείο Platform Designer απενεργοποιεί τη γραμμή εξυπηρέτησης διακοπής (IRQ).

Οι θύρες εισόδου/εξόδου PIO έχουν εκχωρηθεί στο ανώτερο επίπεδο HDL file (κατάσταση io_ για θύρες εισόδου, έλεγχος io_ για θύρες εξόδου).

Ο παρακάτω πίνακας περιγράφει τη συνδεσιμότητα σήματος για τις θύρες I/O κατάστασης και ελέγχου στο διακόπτη DIP και τη λυχνία LED στο κιτ ανάπτυξης.

Πίνακας 8. Θύρες I/O Core PIO

Λιμάνι	Κομμάτι	Σύνθημα
Out_port	0	Ο προγραμματισμός SPI USER_LED ολοκληρώθηκε
	31:1	Ρεζερβέ
In_port	0	USER_DIP εσωτερικό σειριακό loopback ενεργοποίηση Απενεργοποίηση = 1 On = 0
	1	Ενεργοποίηση SYSREF που δημιουργείται από USER_DIP FPGA Απενεργοποίηση = 1 On = 0
	31:2	Ρεζερβέ.

SPI Master
Η κύρια μονάδα SPI είναι ένα τυπικό στοιχείο Platform Designer στην τυπική βιβλιοθήκη IP Catalog. Αυτή η ενότητα χρησιμοποιεί το πρωτόκολλο SPI για να διευκολύνει τη διαμόρφωση εξωτερικών μετατροπέων (π.χample, ADC, DAC και εξωτερικές γεννήτριες ρολογιού) μέσω ενός δομημένου χώρου εγγραφής μέσα σε αυτές τις συσκευές.

Η κύρια μονάδα SPI έχει μια διεπαφή αντιστοιχισμένη με μνήμη Avalon που συνδέεται με την κύρια μονάδα Avalon (JTAG στην κύρια γέφυρα Avalon) μέσω της διασύνδεσης με χαρτογράφηση μνήμης Avalon. Η κύρια μονάδα SPI λαμβάνει οδηγίες διαμόρφωσης από την κύρια μονάδα Avalon.

Η κύρια μονάδα SPI ελέγχει έως και 32 ανεξάρτητους υποτελείς SPI. Ο ρυθμός baud SCLK έχει ρυθμιστεί στα 20 MHz (διαιρούμενο με 5).
Αυτή η μονάδα έχει ρυθμιστεί σε μια διασύνδεση 4 συρμάτων, πλάτους 24 bit. Εάν είναι επιλεγμένη η επιλογή Δημιουργία μονάδας SPI 3 συρμάτων, δημιουργείται μια πρόσθετη μονάδα για τη μετατροπή της εξόδου 4 καλωδίων της κύριας μονάδας SPI σε 3 καλωδίων.

ΙΟΠΛΛ
Το IOPLL δημιουργεί το ρολόι που απαιτείται για τη δημιουργία frame_clk και link_clk. Το ρολόι αναφοράς στο PLL μπορεί να διαμορφωθεί αλλά περιορίζεται στον ρυθμό δεδομένων/συντελεστή 33.

• Για σχέδιο π.χample που υποστηρίζει ρυθμό δεδομένων 24.33024 Gbps, ο ρυθμός ρολογιού για frame_clk και link_clk είναι 368.64 MHz.
• Για σχέδιο π.χample που υποστηρίζει ρυθμό δεδομένων 32 Gbps, ο ρυθμός ρολογιού για frame_clk και link_clk είναι 484.848 MHz.

Γεννήτρια SYSREF
Το SYSREF είναι ένα κρίσιμο σήμα χρονισμού για μετατροπείς δεδομένων με διασύνδεση F-Tile JESD204C.

Η γεννήτρια SYSREF στο σχεδιασμό π.χampΤο le χρησιμοποιείται μόνο για τον σκοπό επίδειξης προετοιμασίας σύνδεσης IP διπλής όψης JESD204C. Στην εφαρμογή επιπέδου συστήματος υποκατηγορίας JESD204C 1, πρέπει να δημιουργήσετε SYSREF από την ίδια πηγή με το ρολόι της συσκευής.

Για την IP F-Tile JESD204C, ο πολλαπλασιαστής SYSREF (SYSREF_MULP) του καταχωρητή ελέγχου SYSREF ορίζει την περίοδο SYSREF, η οποία είναι n-ακέραιο πολλαπλάσιο της παραμέτρου E.

Πρέπει να εξασφαλίσετε E*SYSREF_MULP ≤16. Για π.χample, εάν E=1, η νομική ρύθμιση για SYSREF_MULP πρέπει να είναι εντός 1–16 και εάν E=3, η νομική ρύθμιση για SYSREF_MULP πρέπει να είναι εντός 1–5.

Σημείωμα:  Εάν ορίσετε ένα SYSREF_MULP εκτός εύρους, η γεννήτρια SYSREF θα διορθώσει τη ρύθμιση σε SYSREF_MULP=1.
Μπορείτε να επιλέξετε εάν θέλετε ο τύπος SYSREF να είναι ένας παλμός μιας βολής, περιοδικός ή περιοδικός με διάκενο μέσω του Example καρτέλα Σχεδίαση στον επεξεργαστή παραμέτρων IP F-Tile JESD204C Intel FPGA IP.

Πίνακας 9. Examples of Periodic and Gapped Periodic Μετρητής SYSREF

E	SYSREF_MULP	ΠΕΡΙΟΔΟΣ SYSREF (E*SYSREF_MULP* 32)	Κύκλος Καθηκόντων	Περιγραφή
1	1	32	1..31 (Προγραμματιζόμενος)	Κενό Περιοδικό
1	1	32	16 (Σταθερός)	Περιοδικός
1	2	64	1..63 (Προγραμματιζόμενος)	Κενό Περιοδικό
1	2	64	32 (Σταθερός)	Περιοδικός
1	16	512	1..511 (Προγραμματιζόμενος)	Κενό Περιοδικό
1	16	512	256 (Σταθερός)	Περιοδικός
2	3	19	1..191 (Προγραμματιζόμενος)	Κενό Περιοδικό
2	3	192	96 (Σταθερός)	Περιοδικός
2	8	512	1..511 (Προγραμματιζόμενος)	Κενό Περιοδικό
2	8	512	256 (Σταθερός)	Περιοδικός
2	9 (Παράνομος)	64	32 (Σταθερός)	Κενό Περιοδικό
2	9 (Παράνομος)	64	32 (Σταθερός)	Περιοδικός

 

Πίνακας 10. Καταχωρητές ελέγχου SYSREF
Μπορείτε να επαναδιαμορφώσετε δυναμικά τους καταχωρητές ελέγχου SYSREF εάν η ρύθμιση καταχωρητή είναι διαφορετική από τη ρύθμιση που καθορίσατε όταν δημιουργήσατε το σχέδιο example. Διαμορφώστε τους καταχωρητές SYSREF προτού το F-Tile JESD204C Intel FPGA IP δεν επαναρυθμιστεί. Εάν επιλέξετε την εξωτερική γεννήτρια SYSREF μέσω του
sysref_ctrl[7] bit εγγραφής, μπορείτε να αγνοήσετε τις ρυθμίσεις για τον τύπο SYSREF, τον πολλαπλασιαστή, τον κύκλο λειτουργίας και τη φάση.

Bits	Προεπιλεγμένη τιμή	Περιγραφή
sysref_ctrl[1:0]	2'b00: Μία βολή 2'b01: Περιοδική 2'β10: Περιοδικό διάκενο	τύπου SYSREF. Η προεπιλεγμένη τιμή εξαρτάται από τη ρύθμιση λειτουργίας SYSREF στο Example Σχεδιασμός καρτέλα στο πρόγραμμα επεξεργασίας παραμέτρων IP F-Tile JESD204C Intel FPGA IP.
sysref_ctrl[6:2]	5'β00001	Πολλαπλασιαστής SYSREF. Αυτό το πεδίο SYSREF_MULP ισχύει για περιοδικό και περιοδικό τύπο SYSREF με διάκενο. Πρέπει να διαμορφώσετε την τιμή του πολλαπλασιαστή για να βεβαιωθείτε ότι η τιμή E*SYSREF_MULP είναι μεταξύ 1 και 16 προτού η IP F-Tile JESD204C δεν επαναρυθμιστεί. Εάν η τιμή E*SYSREF_MULP είναι εκτός αυτού του εύρους, η τιμή του πολλαπλασιαστή ορίζεται από προεπιλογή σε 5'b00001.
sysref_ctrl[7]	Διαδρομή δεδομένων διπλής όψης: 1'b1 Διαδρομή δεδομένων Simplex TX ή RX: 1'b0	Επιλέξτε SYSREF. Η προεπιλεγμένη τιμή εξαρτάται από τη ρύθμιση διαδρομής δεδομένων στο Example καρτέλα Σχεδίαση στον επεξεργαστή παραμέτρων IP F-Tile JESD204C Intel FPGA IP. 0: Simplex TX ή RX (Εξωτερικό SYSREF) 1: Duplex (Εσωτερικό SYSREF)
sysref_ctrl[16:8]	9:0	Κύκλος λειτουργίας SYSREF όταν ο τύπος SYSREF είναι περιοδικός ή περιοδικός με κενά. Πρέπει να διαμορφώσετε τον κύκλο λειτουργίας προτού η IP F-Tile JESD204C δεν επαναρυθμιστεί. Μέγιστη τιμή = (E*SYSREF_MULP*32)-1 Για π.χample: 50% κύκλος λειτουργίας = (E*SYSREF_MULP*32)/2 Ο κύκλος λειτουργίας είναι προεπιλεγμένος στο 50% εάν δεν διαμορφώσετε αυτό το πεδίο μητρώου ή εάν διαμορφώσετε το πεδίο μητρώου σε 0 ή περισσότερο από τη μέγιστη επιτρεπόμενη τιμή.
sysref_ctrl[17]	1'β0	Χειροκίνητος έλεγχος όταν ο τύπος SYSREF είναι one-shot. Γράψτε 1 για να ρυθμίσετε το σήμα SYSREF στο υψηλό. Γράψτε 0 για να ρυθμίσετε το σήμα SYSREF στο χαμηλό. Πρέπει να γράψετε ένα 1 και μετά ένα 0 για να δημιουργήσετε έναν παλμό SYSREF σε λειτουργία one-shot.
sysref_ctrl[31:18]	22:0	Ρεζερβέ.

Επαναφορά Sequencers
Αυτό το σχέδιο π.χampΤο le αποτελείται από δύο ακολουθίες επαναφοράς:

• Επαναφορά ακολουθίας 0—Διαχειρίζεται την επαναφορά στον τομέα ροής TX/RX Avalon, στον τομέα με αντιστοίχιση μνήμης Avalon, στον πυρήνα PLL, στο TX PHY, στον πυρήνα TX και στη γεννήτρια SYSREF.
• Επαναφορά ακολουθίας 1—Διαχειρίζεται την επαναφορά σε RX PHY και RX Core.

3-Wire SPI
Αυτή η μονάδα είναι προαιρετική για τη μετατροπή της διεπαφής SPI σε 3-wire.

Σύστημα PLL
Το F-tile διαθέτει τρία ενσωματωμένα PLL συστήματος. Αυτά τα PLL συστήματος είναι η κύρια πηγή ρολογιού για τη διέλευση σκληρού IP (MAC, PCS και FEC) και EMIB. Αυτό σημαίνει ότι, όταν χρησιμοποιείτε τη λειτουργία χρονισμού PLL συστήματος, τα μπλοκ δεν χρονίζονται από το ρολόι PMA και δεν εξαρτώνται από ένα ρολόι που προέρχεται από τον πυρήνα FPGA. Κάθε σύστημα PLL δημιουργεί μόνο το ρολόι που σχετίζεται με μία διεπαφή συχνότητας. Για π.χample, χρειάζεστε δύο PLL συστήματος για να εκτελέσετε μια διεπαφή στο 1 GHz και μια διεπαφή στα 500 MHz. Η χρήση ενός συστήματος PLL σάς επιτρέπει να χρησιμοποιείτε κάθε λωρίδα ανεξάρτητα χωρίς αλλαγή ρολογιού λωρίδας να επηρεάζει μια γειτονική λωρίδα.
Κάθε σύστημα PLL μπορεί να χρησιμοποιήσει οποιοδήποτε από τα οκτώ ρολόγια αναφοράς FGT. Τα PLL συστήματος μπορούν να μοιράζονται ένα ρολόι αναφοράς ή να έχουν διαφορετικά ρολόγια αναφοράς. Κάθε διεπαφή μπορεί να επιλέξει ποιο σύστημα PLL χρησιμοποιεί, αλλά, αφού επιλεγεί, διορθώνεται, δεν μπορεί να διαμορφωθεί εκ νέου χρησιμοποιώντας δυναμική αναδιαμόρφωση.

Σχετικές Πληροφορίες
Οδηγός χρήσης F-tile Architecture και PMA και FEC Direct PHY IP

Περισσότερες πληροφορίες σχετικά με τη λειτουργία χρονισμού PLL συστήματος σε συσκευές Intel Agilex F-tile.

Γεννήτρια μοτίβων και έλεγχος
Η γεννήτρια μοτίβων και ο ελεγκτής είναι χρήσιμα για τη δημιουργία δεδομένωνampκαι παρακολούθηση για σκοπούς δοκιμών.
Πίνακας 11. Υποστηριζόμενη γεννήτρια μοτίβων

Γεννήτρια μοτίβων	Περιγραφή
Γεννήτρια μοτίβων PRBS	Η σχεδίαση F-Tile JESD204C exampΗ γεννήτρια μοτίβων PRBS υποστηρίζει τον ακόλουθο βαθμό πολυωνύμων: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp γεννήτρια μοτίβων	Το ramp Η τιμή του μοτίβου αυξάνεται κατά 1 για κάθε επόμενο sample με το πλάτος της γεννήτριας N, και κυλάει στο 0 όταν όλα τα bits στο sampείναι 1. Ενεργοποιήστε το ramp γεννήτρια μοτίβων γράφοντας ένα 1 έως bit 2 του καταχωρητή tst_ctl του μπλοκ ελέγχου ED.
Κανάλι εντολών ramp γεννήτρια μοτίβων	Η σχεδίαση F-Tile JESD204C example υποστηρίζει το κανάλι εντολών ramp γεννήτρια μοτίβων ανά λωρίδα. Το ramp Η τιμή του μοτίβου αυξάνεται κατά 1 ανά 6 bit λέξεων εντολών. Ο αρχικός σπόρος είναι ένα μοτίβο αύξησης σε όλες τις λωρίδες.

Πίνακας 12. Υποστηριζόμενος Έλεγχος Μοτίβων

Έλεγχος μοτίβων	Περιγραφή
Έλεγχος μοτίβων PRBS	Ο σπόρος κρυπτογράφησης στον έλεγχο μοτίβων αυτοσυγχρονίζεται όταν το F-Tile JESD204C IP επιτυγχάνει ευθυγράμμιση πλάγιας όψης. Ο έλεγχος μοτίβων απαιτεί 8 οκτάδες για να αυτοσυγχρονιστεί ο σπόρος κρυπτογράφησης.
Ramp ελεγκτής μοτίβων	Τα πρώτα έγκυρα δεδομένα sampΤο le για κάθε μετατροπέα (M) φορτώνεται ως η αρχική τιμή του ramp πρότυπο. Μεταγενέστερα δεδομένα sampΟι τιμές les πρέπει να αυξάνονται κατά 1 σε κάθε κύκλο ρολογιού μέχρι το μέγιστο και στη συνέχεια να κυλήσουν στο 0.

Έλεγχος μοτίβων	Περιγραφή
	Για π.χample, όταν S=1, N=16 και WIDTH_MULP = 2, το πλάτος δεδομένων ανά μετατροπέα είναι S * WIDTH_MULP * N = 32. Τα μέγιστα δεδομένα sampΗ τιμή le είναι 0xFFFF. Το ramp Ο ελεγκτής μοτίβων επαληθεύει ότι λαμβάνονται πανομοιότυπα μοτίβα σε όλους τους μετατροπείς.
Κανάλι εντολών ramp ελεγκτής μοτίβων	Η σχεδίαση F-Tile JESD204C example υποστηρίζει το κανάλι εντολών ramp ελεγκτής μοτίβων. Η πρώτη λέξη εντολής (6 bit) που ελήφθη φορτώνεται ως αρχική τιμή. Οι επόμενες λέξεις εντολών στην ίδια λωρίδα πρέπει να αυξηθούν έως 0x3F και να κυλήσουν σε 0x00. Το κανάλι εντολών ramp έλεγχος μοτίβων για ramp μοτίβα σε όλες τις λωρίδες.

F-Tile JESD204C TX και RX IP
Αυτό το σχέδιο π.χampΤο le σάς επιτρέπει να διαμορφώσετε κάθε TX/RX σε λειτουργία απλής ή διπλής όψης.
Οι διαμορφώσεις διπλής όψης επιτρέπουν την επίδειξη της λειτουργικότητας IP χρησιμοποιώντας είτε εσωτερικό είτε εξωτερικό σειριακό loopback. Οι CSR εντός της IP δεν βελτιστοποιούνται για να επιτρέπουν τον έλεγχο IP και την παρατήρηση της κατάστασης.

F-Tile JESD204C Design Example Clock and Reset

Η σχεδίαση F-Tile JESD204C exampΤο le έχει ένα σύνολο σημάτων ρολογιού και επαναφοράς.

Πίνακας 13.Design Example Ρολόγια

Σήμα ρολογιού	Κατεύθυνση	Περιγραφή
mgmt_clk	Εισαγωγή	Διαφορικό ρολόι LVDS με συχνότητα 100 MHz.
refclk_xcvr	Εισαγωγή	Ρολόι αναφοράς πομποδέκτη με συχνότητα ρυθμού δεδομένων/συντελεστή 33.
refclk_core	Εισαγωγή	Ρολόι αναφοράς πυρήνα με την ίδια συχνότητα όπως refclk_xcvr.
in_sysref	Εισαγωγή	Σήμα SYSREF. Η μέγιστη συχνότητα SYSREF είναι ο ρυθμός μετάδοσης δεδομένων/(66x32xE).
sysref_out	Παραγωγή
txlink_clk rxlink_clk	Εσωτερικός	Ρολόι σύνδεσης TX και RX με συχνότητα ταχύτητας δεδομένων/66.
txframe_clk rxframe_clk	Εσωτερικός	Ρολόι καρέ TX και RX με συχνότητα ρυθμού δεδομένων/33 (FCLK_MULP=2) Ρολόι καρέ TX και RX με συχνότητα ρυθμού δεδομένων/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Εσωτερικός	Ρολόι φάσης TX και RX με συχνότητα ταχύτητας δεδομένων/66 (FCLK_MULP=2) Το ρολόι φάσης TX και RX είναι πάντα υψηλό (1'b1) όταν FCLK_MULP=1
spi_SCLK	Παραγωγή	Ρολόι ρυθμού baud SPI με συχνότητα 20 MHz.

Όταν φορτώνετε το σχέδιο π.χampΣε μια συσκευή FPGA, ένα εσωτερικό συμβάν ninit_done διασφαλίζει ότι το JTAG στη γέφυρα Avalon Master είναι σε επαναφορά, όπως και όλα τα άλλα μπλοκ.

Η γεννήτρια SYSREF έχει την ανεξάρτητη επαναφορά της για να εισάγει σκόπιμη ασύγχρονη σχέση για τα ρολόγια txlink_clk και rxlink_clk. Αυτή η μέθοδος είναι πιο ολοκληρωμένη στην εξομοίωση του σήματος SYSREF από ένα εξωτερικό τσιπ ρολογιού.

Πίνακας 14. Design Example Επαναφέρεται

Σήμα επαναφοράς	Κατεύθυνση	Περιγραφή
global_rst_n	Εισαγωγή	Καθολική επαναφορά του κουμπιού για όλα τα μπλοκ, εκτός από το JTAG στη γέφυρα Avalon Master.
ninit_done	Εσωτερικός	Έξοδος από Reset Release IP για το JTAG στη γέφυρα Avalon Master.
edctl_rst_n	Εσωτερικός	Το μπλοκ ελέγχου ED επαναφέρεται από τον JTAG στη γέφυρα Avalon Master. Οι θύρες hw_rst και global_rst_n δεν επαναφέρουν το μπλοκ ED Control.
hw_rst	Εσωτερικός	Επιβεβαιώστε και καταργήστε το hw_rst γράφοντας στον καταχωρητή rst_ctl του μπλοκ ED Control. Το mgmt_rst_in_n βεβαιώνει όταν δηλώνεται hw_rst.
mgmt_rst_in_n	Εσωτερικός	Επαναφορά για διασυνδέσεις με χαρτογράφηση μνήμης Avalon διαφόρων IP και εισόδων επαναφοράς ακολουθιών:  j20c_reconfig_reset για F-Tile JESD204C IP duplex Native PHY spi_rst_n για SPI master pio_rst_n για την κατάσταση και τον έλεγχο PIO Η θύρα reset_in0 του sequencer επαναφοράς 0 και 1 Η θύρα global_rst_n, hw_rst ή edctl_rst_n επιβεβαιώνει την επαναφορά στο mgmt_rst_in_n.
sysref_rst_n	Εσωτερικός	Επαναφορά για το μπλοκ γεννήτριας SYSREF στο μπλοκ ED Control χρησιμοποιώντας τη θύρα reset sequencer 0 reset_out2. Η θύρα reset sequencer 0 reset_out2 καταργεί την επαναφορά εάν το PLL πυρήνα είναι κλειδωμένο.
core_pll_rst	Εσωτερικός	Επαναφέρει το core PLL μέσω της θύρας reset sequencer 0 reset_out0. Ο πυρήνας PLL επαναφέρει όταν επιβεβαιωθεί η επαναφορά mgmt_rst_in_n.
j204c_tx_avs_rst_n	Εσωτερικός	Επαναφέρει τη διασύνδεση αντιστοιχισμένης με μνήμη F-Tile JESD204C TX Avalon μέσω του προγράμματος επαναφοράς sequencer 0. Η διασύνδεση αντιστοιχισμένης με μνήμη TX Avalon επιβεβαιώνει πότε έχει δηλωθεί mgmt_rst_in_n.
j204c_rx_avs_rst_n	Εσωτερικός	Επαναφέρει τη διεπαφή αντιστοιχισμένης με μνήμη F-Tile JESD204C TX Avalon μέσω του προγράμματος επαναφοράς sequencer 1. Η διασύνδεση αντιστοιχισμένης με μνήμη RX Avalon επιβεβαιώνει πότε έχει δηλωθεί mgmt_rst_in_n.
j204c_tx_rst_n	Εσωτερικός	Επαναφέρει τα επίπεδα σύνδεσης και μεταφοράς F-Tile JESD204C TX στους τομείς txlink_clk και txframe_clk. Η θύρα reset sequencer 0 reset_out5 επαναφέρει το j204c_tx_rst_n. Αυτή η επαναφορά απενεργοποιείται εάν το PLL πυρήνα είναι κλειδωμένο και τα σήματα tx_pma_ready και tx_ready έχουν βεβαιωθεί.
j204c_rx_rst_n	Εσωτερικός	Επαναφέρει τη σύνδεση F-Tile JESD204C RX και τα επίπεδα μεταφοράς στους τομείς rxlink_clk και rxframe_clk.

Σήμα επαναφοράς	Κατεύθυνση	Περιγραφή
		Η θύρα reset sequencer 1 reset_out4 επαναφέρει το j204c_rx_rst_n. Αυτή η επαναφορά απενεργοποιείται εάν το PLL του πυρήνα είναι κλειδωμένο και τα σήματα rx_pma_ready και rx_ready έχουν βεβαιωθεί.
j204c_tx_rst_ack_n	Εσωτερικός	Επαναφέρετε το σήμα χειραψίας με j204c_tx_rst_n.
j204c_rx_rst_ack_n	Εσωτερικός	Επαναφέρετε το σήμα χειραψίας με j204c_rx_rst_n.

Εικόνα 8. Διάγραμμα χρονισμού για τη Σχεδίαση Π.χample Επαναφέρεται

F-Tile JESD204C Design Example Signals

Πίνακας 15. Σήματα διεπαφής συστήματος

Σύνθημα	Κατεύθυνση	Περιγραφή
Ρολόγια και επαναφορά
mgmt_clk	Εισαγωγή	Ρολόι 100 MHz για διαχείριση συστήματος.
refclk_xcvr	Εισαγωγή	Ρολόι αναφοράς για F-tile UX QUAD και System PLL. Ισοδυναμεί με ρυθμό δεδομένων/συντελεστή 33.
refclk_core	Εισαγωγή	Ρολόι αναφοράς πυρήνα PLL. Εφαρμόζει την ίδια συχνότητα ρολογιού με το refclk_xcvr.
in_sysref	Εισαγωγή	Σήμα SYSREF από εξωτερική γεννήτρια SYSREF για υλοποίηση JESD204C Υποκατηγορίας 1.
sysref_out	Παραγωγή	Σήμα SYSREF για υλοποίηση JESD204C Subclass 1 που δημιουργήθηκε από τη συσκευή FPGA για σχεδιασμό π.χ.ampΜόνο σκοπός αρχικοποίησης συνδέσμου.

 

Σύνθημα	Κατεύθυνση	Περιγραφή
SPI
spi_SS_n[2:0]	Παραγωγή	Ενεργό σήμα επιλογής χαμηλού, υποτελούς SPI.
spi_SCLK	Παραγωγή	Σειριακό ρολόι SPI.
spi_sdio	Είσοδος/Έξοδος	Εξαγωγή δεδομένων από το master σε εξωτερικό slave. Εισαγωγή δεδομένων από εξωτερικό slave σε master.

Σύνθημα	Κατεύθυνση	Περιγραφή
Σημείωμα:Όταν είναι ενεργοποιημένη η επιλογή Generate 3-Wire SPI Module.
spi_MISO Σημείωμα: Όταν η επιλογή Generate 3-Wire SPI Module δεν είναι ενεργοποιημένη.	Εισαγωγή	Εισαγάγετε δεδομένα από εξωτερικό slave στην κύρια μονάδα SPI.
spi_MOSI Σημείωμα: Όταν η επιλογή Generate 3-Wire SPI Module δεν είναι ενεργοποιημένη.	Παραγωγή	Εξαγωγή δεδομένων από την κύρια μονάδα SPI στην εξωτερική υποτελή μονάδα.

 

Σύνθημα	Κατεύθυνση	Περιγραφή
ADC/DAC
tx_serial_data[LINK*L-1:0]	Παραγωγή	Διαφορικά υψηλής ταχύτητας σειριακά δεδομένα εξόδου προς DAC. Το ρολόι είναι ενσωματωμένο στη ροή σειριακών δεδομένων.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Εισαγωγή	Διαφορικά σειριακά δεδομένα υψηλής ταχύτητας εισόδου από ADC. Το ρολόι ανακτάται από τη ροή σειριακών δεδομένων.
rx_serial_data_n[LINK*L-1:0]

 

Σύνθημα	Κατεύθυνση	Περιγραφή
I/O γενικής χρήσης
user_led[3:0]	Παραγωγή	Υποδεικνύει την κατάσταση για τις ακόλουθες συνθήκες: [0]: Ο προγραμματισμός SPI ολοκληρώθηκε [1]: Σφάλμα σύνδεσης TX [2]: Σφάλμα σύνδεσης RX [3]: Σφάλμα ελέγχου μοτίβων για δεδομένα ροής Avalon
user_dip[3:0]	Εισαγωγή	Είσοδος διακόπτη DIP σε λειτουργία χρήστη: [0]: Ενεργοποίηση εσωτερικής σειριακής επαναφοράς [1]: Ενεργοποίηση SYSREF που δημιουργείται από FPGA [3:2]: Με επιφύλαξη

 

Σύνθημα	Κατεύθυνση	Περιγραφή
Εκτός ζώνης (OOB) και Κατάσταση
rx_patchk_data_error[LINK-1:0]	Παραγωγή	Όταν επιβεβαιώνεται αυτό το σήμα, υποδεικνύει ότι ο ελεγκτής μοτίβων έχει εντοπίσει σφάλμα.
rx_link_error[LINK-1:0]	Παραγωγή	Όταν δηλώνεται αυτό το σήμα, υποδεικνύει ότι το JESD204C RX IP έχει επιβεβαιώσει διακοπή.
tx_link_error[LINK-1:0]	Παραγωγή	Όταν δηλώνεται αυτό το σήμα, υποδεικνύει ότι το JESD204C TX IP έχει επιβεβαιώσει διακοπή.
emb_lock_out	Παραγωγή	Όταν επιβεβαιωθεί αυτό το σήμα, υποδηλώνει ότι το JESD204C RX IP έχει επιτύχει το κλείδωμα EMB.
sh_lock_out	Παραγωγή	Όταν δηλώνεται αυτό το σήμα, υποδεικνύει ότι η κεφαλίδα συγχρονισμού IP JESD204C RX είναι κλειδωμένη.

 

Σύνθημα	Κατεύθυνση	Περιγραφή
Avalon Streaming
rx_avst_valid[LINK-1:0]	Εισαγωγή	Υποδεικνύει εάν ο μετατροπέας sampΤα δεδομένα στο επίπεδο εφαρμογής είναι έγκυρα ή μη έγκυρα. 0: Τα δεδομένα δεν είναι έγκυρα 1: Τα δεδομένα είναι έγκυρα
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Εισαγωγή	Μετατροπέας sample δεδομένα στο επίπεδο εφαρμογής.

F-Tile JESD204C Design Example Μητρώα Ελέγχου

Η σχεδίαση F-Tile JESD204C exampΟι καταχωρητές le στο μπλοκ ED Control χρησιμοποιούν διεύθυνση byte (32 bit).

Πίνακας 16. Design Example Χάρτης διευθύνσεων
Αυτοί οι καταχωρητές μπλοκ ελέγχου ED 32-bit βρίσκονται στον τομέα mgmt_clk.

Συστατικό	Διεύθυνση
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Έλεγχος SPI	0x0102_0000 – 0x0102_001F
Έλεγχος PIO	0x0102_0020 – 0x0102_002F
Κατάσταση PIO	0x0102_0040 – 0x0102_004F
Επαναφορά Sequencer 0	0x0102_0100 – 0x0102_01FF
Επαναφορά Sequencer 1	0x0102_0200 – 0x0102_02FF
Έλεγχος ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP πομποδέκτης PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Πίνακας 17. Τύπος και ορισμός πρόσβασης μητρώου
Αυτός ο πίνακας περιγράφει τον τύπο πρόσβασης μητρώου για IP της Intel FPGA.

Τύπος πρόσβασης	Ορισμός
RO/V	Λογισμικό μόνο για ανάγνωση (καμία επίδραση στην εγγραφή). Η τιμή μπορεί να διαφέρει.
RW	Το λογισμικό διαβάζει και επιστρέφει την τρέχουσα τιμή bit. Το λογισμικό γράφει και ορίζει το bit στην επιθυμητή τιμή.
RW1C	Το λογισμικό διαβάζει και επιστρέφει την τρέχουσα τιμή bit. Το λογισμικό γράφει 0 και δεν έχει αποτέλεσμα. Το λογισμικό γράφει 1 και διαγράφει το bit στο 0 εάν το bit έχει οριστεί σε 1 από το υλικό. Το υλικό ορίζει το bit σε 1. Το Software clear έχει μεγαλύτερη προτεραιότητα από το σύνολο υλικού.

Πίνακας 18. Χάρτης διευθύνσεων ελέγχου ΕΔ

Οφσετ	Όνομα εγγραφής
0x00	rst_ctl
0x04	rst_sts0
συνέχισε…

Οφσετ	Όνομα εγγραφής
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Πίνακας 19. Καταχωρητές ελέγχου και κατάστασης μπλοκ ελέγχου ED

Ψηφιόλεξη Οφσετ	Μητρώο	Ονομα	Πρόσβαση	Επαναφορά	Περιγραφή
0x00	rst_ctl	rst_assert	RW	0x0	Επαναφορά ελέγχου. [0]: Γράψτε 1 για να επιβεβαιώσετε την επαναφορά. (hw_rst) Γράψτε ξανά το 0 για να καταργήσετε την επαναφορά. [31:1]: Με επιφύλαξη.
0x04	rst_sts0	rst_status	RO/V	0x0	Επαναφορά κατάστασης. [0]: Κατάσταση κλειδώματος Core PLL. [31:1]: Με επιφύλαξη.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Κατάσταση ανίχνευσης άκρων SYSREF για εσωτερική ή εξωτερική γεννήτρια SYSREF. [0]: Τιμή 1 Υποδεικνύει ότι ανιχνεύεται ανερχόμενη ακμή SYSREF για λειτουργία υποκατηγορίας 1. Το λογισμικό μπορεί να γράψει 1 για να διαγράψει αυτό το bit για να ενεργοποιήσει τον νέο εντοπισμό άκρων SYSREF. [31:1]: Με επιφύλαξη.
0x40	sysref_ctl	sysref_contr ol	RW	Διπλή διαδρομή δεδομένων One-shot: 0x00080	Έλεγχος SYSREF. Παραπέμπω Πίνακας 10 στη σελίδα 17 για περισσότερες πληροφορίες σχετικά με τη χρήση αυτού του μητρώου.
				Περιοδικός:	Σημείωμα: Η τιμή επαναφοράς εξαρτάται από
				0x00081	τον τύπο SYSREF και το F-Tile
				Κενό- περιοδικό:	Ρυθμίσεις παραμέτρων διαδρομής δεδομένων IP JESD204C.
				0x00082
				Δεδομένα TX ή RX
				μονοπάτι
				Μια βολή:
				0x00000
				Περιοδικός:
				0x00001
				κενό-
				περιοδικός:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Κατάσταση SYSREF. Αυτός ο καταχωρητής περιέχει τις πιο πρόσφατες ρυθμίσεις περιόδου SYSREF και κύκλου λειτουργίας της εσωτερικής γεννήτριας SYSREF. Παραπέμπω Πίνακας 9 στη σελίδα 16 για τη νομική αξία της περιόδου και του κύκλου υπηρεσίας SYSREF.
συνέχισε…

Ψηφιόλεξη Οφσετ	Μητρώο	Ονομα	Πρόσβαση	Επαναφορά	Περιγραφή
					[8:0]: Περίοδος ΣΥΣΡΕΦ. Όταν η τιμή είναι 0xFF, το Περίοδος SYSREF = 255 Όταν η τιμή if 0x00, η ​​περίοδος SYSREF = 256. [17:9]: Κύκλος λειτουργίας SYSREF. [31:18]: Με επιφύλαξη.
0x80	tst_ctl	tst_control	RW	0x0	Έλεγχος δοκιμής. Χρησιμοποιήστε αυτόν τον καταχωρητή για να ενεργοποιήσετε διαφορετικά πρότυπα δοκιμής για τη γεννήτρια μοτίβων και τον ελεγκτή. [1:0] = Δεσμευμένο πεδίο [2] = ramp_test_ctl 1'b0 = Ενεργοποιεί τη δημιουργία μοτίβων PRBS και τον ελεγκτή 1'b1 = Ενεργοποιεί το ramp γεννήτρια μοτίβων και ελεγκτής [31:3]: Με επιφύλαξη.
0x8c	tst_err0	tst_error	RW1C	0x0	Σημαία σφάλματος για τη σύνδεση 0. Όταν το bit είναι 1'b1, υποδεικνύει ότι έχει παρουσιαστεί σφάλμα. Θα πρέπει να επιλύσετε το σφάλμα πριν γράψετε το 1'b1 στο αντίστοιχο bit για να διαγράψετε τη σημαία σφάλματος. [0] = Σφάλμα ελέγχου μοτίβων [1] = tx_link_error [2] = rx_link_error [3] = Σφάλμα ελέγχου μοτίβων εντολής [31:4]: Δεσμευμένο.

Ιστορικό αναθεώρησης εγγράφων για το F-Tile JESD204C Intel FPGA IP Design Example Οδηγός χρήσης

Έκδοση εγγράφου	Έκδοση Intel Quartus Prime	Έκδοση IP	Αλλαγές
2021.10.11	21.3	1.0.0	Αρχική έκδοση.

Έγγραφα / Πόροι

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Οδηγός χρήστη F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Αναφορές

• Εγχειρίδιο χρήστη