F-Tile JESD204C Intel FPGA IP Diseinua Adibample Erabiltzailearen Gida

Erabiltzaile-gida honek diseinuari buruzko ezaugarriak, erabilera-jarraibideak eta deskribapen zehatza eskaintzen ditu adibidezampF-Tile JESD204C Intel® FPGA IPrako fitxategiak Intel Agilex™ gailuak erabiliz.

Aurreikusitako publikoa

Dokumentu honen xedea da:

Diseinu-arkitektoa IP aukeraketa egiteko sistemaren diseinu-plangintza-fasean
Hardware-diseinatzaileak IPa beren sistema-mailako diseinuan integratzean

Balidazio-ingeniariak sistema-mailako simulazioan eta hardwarearen baliozkotze-fasean

Lotutako dokumentuak
Ondorengo taulak F-Tile JESD204C Intel FPGA IP-rekin erlazionatutako beste erreferentzia-dokumentuak zerrendatzen ditu.

1. taula. Lotutako dokumentuak

Erreferentzia	Deskribapena
F-Tile JESD204C Intel FPGA IP Erabiltzailearen Gida	F-Tile JESD204C Intel FPGA IP-ri buruzko informazioa eskaintzen du.
F-Tile JESD204C Intel FPGA IP bertsioaren oharrak	F-Tile JESD204C F-Tile JESD204C bertsio jakin batean egindako aldaketak zerrendatzen ditu.
Intel Agilex gailuaren datu-orria	Dokumentu honek Intel Agilex gailuen ezaugarri elektrikoak, kommutazio ezaugarriak, konfigurazio-zehaztapenak eta denbora deskribatzen ditu.

Siglak eta Glosarioa

2. taula. Akronimoen zerrenda

Akronimoa	Hedapena
LEMC	Bloke anitzeko erloju lokal hedatua
FC	Fotograma-erlojuaren abiadura
ADC	Bihurgailu analogikoa digitala
DAC	Bihurgailu digitala analogikoa
DSP	Seinale digitalaren prozesadorea
TX	Igorlea
RX	Hartzailea

Akronimoa	Hedapena
DLL	Datuen esteka geruza
ESK	Kontrol eta egoera erregistroa
CRU	Erlojua eta berrezarri unitatea
ISR	Eten Zerbitzu Errutina
FIFO	Lehenengoa-Lehenengoa
SERDES	Serializatzailea Deserializatzailea
ECC	Erroreak kodea zuzentzean
FEC	Aurrera zuzentzeko errorea
SERR	Errore bakarra hautematea (ECC-n, zuzendu daiteke)
DERR	Errore bikoitza hautematea (ECC-n, hilgarria)
PRBS	Sasi-ausazko sekuentzia bitarra
MAC	Media Access Controller. MAC-ek protokoloaren azpigeruza, garraio-geruza eta datu-lotura-geruza ditu.
FHY	Geruza fisikoa. PHY normalean geruza fisikoa, SERDES, gidariak, hargailuak eta CDR barne hartzen ditu.
PCS	Kodetze fisikoaren azpigeruza
PMA	Euskarri fisikoa eranskina
RBD	RX Buffer Atzerapena
UI	Unitatearen tartea = serie-bitaren iraupena
RBD zenbaketa	RX Buffer Delay azken erreiaren etorrera
RBD desplazamendua	RX Buffer Delay kaleratzeko aukera
SH	Sinkronizatu goiburua
TL	Garraio geruza
EMIB	Multzo anitzeko interkonexio zubia txertatua

3. taula. Glosario-zerrenda

Epea	Deskribapena
Bihurgailu gailua	ADC edo DAC bihurgailua
Gailu logikoa	FPGA edo ASIC
zortzikotea	8 biteko talde bat, 64/66 kodetzailerako sarrera gisa eta deskodetzailetik irteera gisa balio duena
Piztu	JESD4C zehaztapenen oinarrizko lan-unitatea den 204 biteko multzoa
Blokea	66/64 kodetze eskemak sortutako 66 biteko ikurra
Linea-tasa	Serie-loturaren datu-tasa eraginkorra Errei-lerroaren tasa = (Mx Sx N'x 66/64 x FC) / L
Lotura erlojua	Lotura-erlojua = Errei-lerroaren tasa/66.
Markoa	Ondoz ondoko zortzikote multzoa, zeinetan zortzikote bakoitzaren posizioa identifika daitekeen fotograma lerrokatzeko seinale bati erreferentzia eginez.
Marko Erlojua	Markoaren abiaduran exekutatzen den sistema-erlojua, 1x eta 2x esteka-erlojua izan behar duena.

Epea	Deskribapena
Sampfotogramako erloju bakoitzeko	Samperloju bakoitzeko les, guztira sampmarko-erlojuan fitxategiak bihurgailu gailurako.
LEMC	Barneko erlojua hedatutako multiblokearen muga erreien artean eta kanpoko erreferentzietan (SYSREF edo 1. azpiklasea) lerrokatzeko erabiltzen da.
0 azpiklasea	Ez dago latentzia deterministarako euskarririk. Datuak berehala kaleratu behar dira hargailuaren erreitik errei okertuz.
1 azpiklasea	Latentzia deterministikoa SYSREF erabiliz.
Puntu anitzeko lotura	Gailuen arteko loturak 2 bihurgailu gailu edo gehiagorekin.
64B / 66B Kodetzea	Bloke bat osatzeko 64 biteko datuak 66 biteko mapeatzen dituen lerro-kodea. Oinarrizko mailako datuen egitura 2 biteko sinkronizazio goiburuarekin hasten den bloke bat da.

4. taula. Sinboloak

Epea	Deskribapena
L	Bihurgailu gailu bakoitzeko errei kopurua
M	Gailu bakoitzeko bihurgailu kopurua
F	Errei bakarreko fotograma bakoitzeko zortzikote kopurua
S	S-ko kopuruaampBihurgailu bakarreko fotograma-ziklo bakoitzeko transmititzen diren lurrak
N	Bihurgailuaren bereizmena
N'	Sko bit kopurua guztiraample erabiltzailearen datuen formatuan
CS	Kontrol-bit kopurua bihurketa s bakoitzekoample
CF	Kontrol-hitz kopurua fotograma erloju-aldi bakoitzeko esteka bakoitzeko
HD	Dentsitate handiko erabiltzaileen datuen formatua
E	Bloke anitzeko kopurua bloke anitzeko hedatu batean

F-Tile JESD204C Intel FPGA IP Diseinua Adibample Hasierako gida azkarra

F-Tile JESD204C Intel FPGA IP diseinua adibidezampIntel Agilex gailuetarako fitxategiak proba-banku simulatzailea eta konpilazioa eta hardware probak onartzen dituen hardware diseinua ditu.
F-Tile JESD204C diseinua sor dezakezu adibidezampIntel Quartus® Prime Pro Edition softwareko IP katalogoaren bidez.

1. Irudia Garapena Stages Diseinurako Adibample

Diseinua Adibample Bloke Diagrama

2. Irudia. F-Tile JESD204C Diseinua Adibample Goi-mailako bloke-diagrama

Diseinua adibidezample-a honako modulu hauek ditu:

Platform Designer sistema
- F-Tile JESD204C Intel FPGA IP
- JTAG Avalon Master zubira
- I/O paraleloa (PIO) kontrolagailua
- Serial Port Interface (SPI)—modulu nagusia— IOPLL
- SYSREF sorgailua
- Example Diseinua (ED) Kontrol EGE
- Berrezarri sekuentziatzaileak
Sistema PLL

Eredu-sortzailea
Eredu-zuzentzailea

Taula 5. Diseinua Adibample Moduluak

Osagaiak	Deskribapena
Platform Designer sistema	Platform Designer sistemak F-Tile JESD204C IP datu-bidea eta periferikoak onartzen ditu.
F-Tile JESD204C Intel FPGA IP	Platform Designer azpisistema honek TX eta RX F-Tile JESD204C IP-ak ditu PHY duplexarekin batera instantziatuta.
JTAG Avalon Master zubira	Zubi honek sistemaren kontsola ostalariaren sarbidea eskaintzen du diseinuan memoria-mapatutako IPra JTAG interfazea.
I/O paraleloa (PIO) kontrolagailua	Kontrolagailu honek memoria-mapatutako interfaze bat eskaintzen du samphelburu orokorreko I/O atakak ling eta gidatzea.
SPI maisua	Modulu honek konfigurazio-datuen serie-transferentzia bideratzen du bihurgailuaren amaierako SPI interfazera.
SYSREF sorgailua	SYSREF sorgailuak lotura-erlojua erabiltzen du erreferentzia-erloju gisa eta SYSREF pultsuak sortzen ditu F-Tile JESD204C IPrako. Oharra: Diseinu hau adibidezample SYSREF sorgailua erabiltzen du duplex F-Tile JESD204C IP estekaren hasierako hasiera erakusteko. F-Tile JESD204C azpiklasearen 1 sistema-mailako aplikazioan, SYSREF sortu behar duzu gailuaren erlojuaren iturri beretik.
IOPLL	Diseinu hau adibidezample-ek IOPLL bat erabiltzen du erabiltzailearen erloju bat sortzeko F-Tile JESD204C IPra datuak transmititzeko.
ED Kontrola ESK	Modulu honek SYSREF detekzio kontrola eta egoera eskaintzen du, eta proba ereduen kontrola eta egoera.
Berrezarri sekuentziatzaileak	Diseinu hau adibidezampfitxategia 2 berrezarri sekuentziatzailez osatuta dago: Berrezarri sekuentzia 0: TX/RX Avalon® streaming domeinua, Avalon memoria-mapatutako domeinua, core PLL, TX PHY, TX nukleoa eta SYSREF sorgailura berrezartzea kudeatzen du. Berrezarri sekuentzia 1: RX PHY eta RX nukleoaren berrezarpena kudeatzen du.
Sistema PLL	F-tile IP gogor eta EMIB zeharkaldirako erloju iturri nagusia.
Eredu-sortzailea	Patroi-sorgailuak PRBS edo r bat sortzen duamp eredua.
Eredu-zuzentzailea	Eredu-zuzentzaileak PRBS edo r egiaztatzen duamp jasotako eredua, eta errore bat markatzen du datuen bat ez datozenean aurkitzen dueneanample.

Software-eskakizunak

Intelek honako software hau erabiltzen du diseinua probatzeko, adibidezampLinux sistema batean fitxategiak:

Intel Quartus Prime Pro Edition softwarea
Questa*/ModelSim* edo VCS*/VCS MX simulagailua

Diseinua sortzea

Diseinua sortzeko adibidezampIP parametroen editorearen fitxategia:

Sortu proiektu bat Intel Agilex F-tile gailu familiara zuzenduta eta hautatu nahi duzun gailua.
IP Katalogoan, Tresnak ➤ IP Katalogoan, hautatu F-Tile JESD204C Intel FPGA IP.
Zehaztu goi-mailako izena eta zure IP aldakuntza pertsonalizaturako karpeta. Sakatu Ados. Parametro-editoreak goi-mailako .ip gehitzen du file uneko proiektura automatikoki. Eskuz gehitzeko eskatzen bazaizu .ip file proiektuan, egin klik Proiektua ➤ Gehitu/Kendu Files proiektuan gehitzeko file.
Adibample Diseinua fitxa, zehaztu diseinua adibidezample parametroak Diseinu Adibample Parametroak.
Egin klik Sortu Adiample Diseinua.

Softwareak diseinu guztia sortzen du files azpidirektorioetan. Hauek filesimulazioa eta konpilazioa exekutatzeko beharrezkoak dira.

Diseinua Adibample Parametroak
F-Tile JESD204C Intel FPGA IP parametro editoreak Example Diseinu fitxa, diseinua sortu aurretik parametro batzuk zehazteko, adibidezample.

6. taula. Parametroak Adibample Diseinu fitxa

Parametroa	Aukerak	Deskribapena
Hautatu Diseinua	Sistemaren kontsolaren kontrola Bat ere ez	Hautatu sistema kontsolaren kontrola diseinura sartzeko, adibidezample datuen bidea sistema kontsolaren bidez.
Simulazioa	Piztu itzali	Aktibatu IP-a beharrezkoa dena sortzeko filediseinua simulatzeko sample.
Sintesia	Piztu itzali	Aktibatu IP-a beharrezkoa dena sortzeko files Intel Quartus Prime konpilaziorako eta hardware erakustaldirako.
HDL formatua (simulaziorako)	Verilog VDHL	Hautatu RTL-ren HDL formatua files simulaziorako.
HDL formatua (sintesirako)	Verilog bakarrik	Hautatu RTL-ren HDL formatua files sintesirako.

Parametroa	Aukerak	Deskribapena
Sortu 3 hariko SPI modulua	Piztu itzali	Aktibatu 3 hariko SPI interfazea gaitzeko, 4 hariren ordez.
Sysref modua	Tiro bat Periodikoa Gapped periodikoa	Hautatu SYSREF lerrokatzea pultsu bakarreko modua, aldizkakoa edo aldikako hutsunea izatea nahi duzun, zure diseinu-baldintzetan eta denbora-malgutasunean oinarrituta. Tiro bakarrekoa: hautatu aukera hau SYSREF tiro bakarreko pultsu modua izan dadin. Sysref_ctrl[17] erregistro-bitaren balioa 0 da. F-Tile JESD204C IP-a berrezarri ondoren, aldatu sysref_ctrl[17] erregistroaren balioa 0tik 1era, gero 0ra, SYSREF pultsu bakarrerako. Periodikoa: SYSREF aldizkako moduan 50:50 lan-zikloa du. SYSREF aldia ESYSREF_MULP da. Aldizkako hutsunea: SYSREF-ek 1 loturako erloju-zikloko granularitate-ziklo programagarria du. SYSREF aldia ESYSREF_MULP da. Eremutik kanpoko lan-zikloaren ezarpenerako, SYSREF sorrera-blokeak automatikoki ondorioztatu beharko luke 50:50 lan-zikloa. Ikusi SYSREF Sorgailua atalean SYSREF-i buruzko informazio gehiago lortzeko aldia.
Hautatu taula	Bat ere ez	Hautatu diseinurako taula, adibidezample. Bat ere ez: aukera honek diseinurako hardware-alderdiak baztertzen ditu, adibidezample. Pin esleipen guztiak pin birtualetan ezarriko dira.
Proba eredua	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Hautatu eredu-sorgailua eta egiaztatzaileen proba-eredua. Eredu-sortzailea: JESD204C-k PRBS eredu-sorgailua onartzen du datu bakoitzekoample. Horrek esan nahi du datuen zabalera N+CS aukera dela. PRBS eredu-sortzailea eta egiaztatzailea erabilgarriak dira datuak sortzekoampprobarako estimulua eta ez da bateragarria ADC/DAC bihurgailuko PRBS proba moduarekin. Ramp Eredu-sortzailea: JESD204C esteka-geruzak normal funtzionatzen du, baina geroko garraioa desgaituta dago eta formateatzailearen sarrerari ez zaio jaramonik egiten. Errei bakoitzak 0x00tik 0xFFra igotzen den zortzikote-korronte berdina transmititzen du eta gero errepikatzen da. Ramp ereduaren proba prbs_test_ctl-ek gaituta dago. PRBS Pattern Checker - JESD204C PRBS nahasketa automatikoa sinkronizatzen ari da eta IP nukleoa esteka deskodetzeko gai denean, nahasketa-hazia dagoeneko sinkronizatuta egotea espero da. PRBS nahasketa-haziak 8 zortzikote beharko ditu hasieratzeko. Ramp Ereduen egiaztatzailea: JESD204C nahastea auto-sinkronizatzen da eta IP nukleoak esteka deskodetzeko gai denean, nahasketa-hazia dagoeneko sinkronizatuta egotea espero da. Baliozko lehen zortzikotea r gisa kargatzen daamp hasierako balioa. Ondorengo datuek 0xFFra arte handitu behar dute eta 0x00ra pasatu. Ramp eredu-zuzentzaileak errei guztietan eredu berdina egiaztatu behar du.
Gaitu barneko serie-loopback	Piztu itzali	Hautatu barneko serie-loopback.
Gaitu komando-kanala	Piztu itzali	Hautatu komando-kanalaren eredua.

Direktorioaren Egitura
F-Tile JESD204C diseinua adibidezampfitxategien direktorioek sortzen dute files diseinurako adibidezamples.

3. irudia. F-Tile JESD204C Intel Agilex Design Ex. direktorio-egituraample

7. taula. Direktorioa Files

Karpetak	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulazioa/tutorea	modelsim_sim.tcl tb_top_waveform.do
simulazioa/sinopsia	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Diseinua simulatuz Adibample Testbench

Diseinua adibidezample testbench-ek sortutako diseinua simulatzen du.

4. Irudia Prozedura

Diseinua simulatzeko, egin urrats hauek:

Aldatu laneko direktorioa honaample_design_directory>/simulazioa/ .
Komando-lerroan, exekutatu simulazio-scripta. Beheko taulan onartzen diren simulagailuak exekutatzeko komandoak erakusten dira.

Simulagailua	Agindua
Questa/ModelSim	vsim -do modelsim_sim.tcl
Questa/ModelSim	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUI gabe)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulazioa exekuzioa arrakastatsua izan den edo ez adierazten duten mezuekin amaitzen da.

5. Irudia. Simulazio arrakastatsua
Irudi honek VCS simulagailuaren simulazio-mezu arrakastatsua erakusten du.

Diseinua Adibample

Konpilaziorako soilik adibampproiektua, jarraitu urrats hauek:

Ziurtatu bildumaren diseinua, adibidezample belaunaldia osatu da.

Intel Quartus Prime Pro Edition softwarean, ireki Intel Quartus Prime Pro Edition proiektuaample_ design_ directory>/ed/quartus.
Prozesatzeko menuan, sakatu Hasi konpilazioa.

F-Tile JESD204C diseinuaren deskribapen zehatza Adibample

F-Tile JESD204C diseinua adibidezample-ek datu-fluxuaren funtzionaltasuna erakusten du loopback modua erabiliz.
Aukeratutako parametroen ezarpenak zehaztu ditzakezu eta diseinua sor dezakezu, adibidezample.
Diseinua adibidezample duplex moduan bakarrik dago eskuragarri, bai Base eta PHY aldaeretarako. Oinarria soilik edo PHY bakarrik aldaera aukeratu dezakezu baina IPak diseinua sortuko luke adibidezample bai Base eta PHY.

Oharra: Baliteke datu-tasa handiko konfigurazio batzuek denborak huts egitea. Denbora-porrota ekiditeko, kontuan hartu fotograma-erlojuaren maiztasun biderkatzailearen (FCLK_MULP) balioa zehaztea F-Tile JESD204C Intel FPGA IP parametroen editorearen Konfigurazioak fitxan.

Sistemaren osagaiak

F-Tile JESD204C diseinua adibidezample-ek softwarean oinarritutako kontrol-fluxua eskaintzen du, sistemaren kontsolaren euskarriarekin edo gabe kontrol-unitate gogorra erabiltzen duena.

Diseinua adibidezample-ek lotura automatikoa ahalbidetzen du barneko eta kanpoko loopback moduetan.

JTAG Avalon Master Bridge-ra
JTAG Avalon Master Bridge-k ostalari-sistemaren arteko konexioa eskaintzen du memorian mapatutako F-Tile JESD204C IPra eta IP periferikoen kontrol eta egoera-erregistroetara J bidez sartzeko.TAG interfazea.

6. irudia. J bat duen sistemaTAG Avalon Master Bridge Core-ra

Oharra: Sistemaren erlojuak J baino bi aldiz azkarragoa izan behar du gutxienezTAG erlojua. Sistemaren erlojua mgmt_clk (100MHz) da diseinu honetan, adibidezample.

I/O paraleloa (PIO) Nukleoa
Avalon interfazea duen sarrera/irteera paraleloaren (PIO) nukleoak memoria-mapatutako interfazea eskaintzen du Avalon memoria-mapatutako esklabo ataka baten eta helburu orokorreko I/O portuen artean. I/O atakak txiparen erabiltzaile-logikara konektatzen dira, edo FPGAtik kanpoko gailuetara konektatzen diren I/O pinetara.

7. irudia. PIO Core Sarrerako, Irteerako Portuak eta IRQ euskarria dituena
Lehenespenez, Platform Designer osagaiak Eten Zerbitzuaren Linea (IRQ) desgaitzen du.

PIO I/O atakak goi-mailako HDL-n esleitzen dira file ( io_ egoera sarrerako ataketarako, io_ kontrola irteerako ataketarako).

Beheko taulak garapen-kiteko DIP etengailuaren eta LEDaren egoeraren eta kontroleko I/O ataken seinale-konektibitatea deskribatzen du.

8. taula. PIO Core I/O atakak

Portua	Bit	Seinalea
Irteera_portua	0	USER_LED SPI programazioa eginda
Irteera_portua	31:1	Erreserbatuta
In_port	0	USER_DIP barneko serieko loopback gaituta Desaktibatuta = 1 Aktibatuta = 0
	1	USER_DIP FPGAk sortutako SYSREF gaituta Desaktibatuta = 1 Aktibatuta = 0
	31:2	Erreserbatuta.

SPI Masterra
SPI master modulua Platform Designer osagai estandarra da IP Katalogoko liburutegi estandarrean. Modulu honek SPI protokoloa erabiltzen du kanpoko bihurgailuen konfigurazioa errazteko (adibidezample, ADC, DAC eta kanpoko erloju-sorgailuak) gailu horien barneko erregistro-espazio egituratu baten bidez.

SPI maisuak Avalon memoria-mapatutako interfazea du, Avalon maisuarekin konektatzen dena (JTAG Avalon zubi nagusira) Avalon memoria-mapatutako interkonexioaren bidez. SPI maisuak konfigurazio argibideak jasotzen ditu Avalon maisuak.

SPI master moduluak 32 SPI esklabo independente kontrolatzen ditu. SCLK baud-tasa 20 MHz-en (5ez zatigarria) konfiguratuta dago.
Modulu hau 4 hari eta 24 biteko zabalerako interfaze batean konfiguratuta dago. Sortu 3-Wire SPI Module aukera hautatzen bada, modulu gehigarri bat instantziatuko da SPI maisuaren 4 hari irteera 3 hari bihurtzeko.

IOPLL
IOPLL-k frame_clk eta link_clk sortzeko behar den erlojua sortzen du. PLL-ren erreferentzia-erlojua konfiguragarria da baina datu-tasa/faktorera mugatuta dago 33.

Diseinurako adibidezamp24.33024 Gbps-ko datu-abiadura onartzen duen fitxategia, frame_clk eta link_clk-en erloju-tasa 368.64 MHz da.
Diseinurako adibidezamp32 Gbps-ko datu-abiadura onartzen duen fitxategia, frame_clk eta link_clk-en erloju-tasa 484.848 MHz da.

SYSREF Sorgailua
SYSREF F-Tile JESD204C interfazea duten datu-bihurgailuentzako denbora-seinale kritikoa da.

Diseinuko SYSREF sorgailua adibidezample JESD204C IP esteka duplexaren hasierako erakustaldirako soilik erabiltzen da. JESD204C azpiklasearen 1 sistema-mailako aplikazioan, SYSREF sortu behar duzu gailuaren erlojuaren iturri beretik.

F-Tile JESD204C IP-rako, SYSREF kontrol-erregistroaren SYSREF biderkatzaileak (SYSREF_MULP) SYSREF periodoa definitzen du, hau da, E parametroaren n-osoko multiploa dena.

E*SYSREF_MULP ≤16 ziurtatu behar duzu. Adibidezample, E=1 bada, SYSREF_MULPren legezko ezarpenak 1-16 bitartekoa izan behar du, eta E=3 bada, SYSREF_MULPren legezko ezarpenak 1-5 artekoa izan behar du.

Oharra: Barrutitik kanpoko SYSREF_MULP bat ezartzen baduzu, SYSREF sorgailuak ezarpena SYSREF_MULP=1 ezarriko du.
SYSREF mota pultsu bakarrekoa, periodikoa edo hutsunea izatea nahi duzun hauta dezakezu Ex-ren bidez.ample Diseinu fitxa F-Tile JESD204C Intel FPGA IP parametro editorean.

9. taula. ExampPeriodic eta Gapped Periodic SYSREF Counter-en fitxategiak

E	SYSREF_MULP	SYSREF ALDIA (ESYSREF_MULP 32)	Betebehar Zikloa	Deskribapena
1	1	32	1..31 (Programagarria)	Gapped Periodikoa
1	1	32	16 (Finkatua)	Periodikoa
1	2	64	1..63 (Programagarria)	Gapped Periodikoa
1	2	64	32 (Finkatua)	Periodikoa
1	16	512	1..511 (Programagarria)	Gapped Periodikoa
1	16	512	256 (Finkatua)	Periodikoa
2	3	19	1..191 (Programagarria)	Gapped Periodikoa
2	3	192	96 (Finkatua)	Periodikoa
2	8	512	1..511 (Programagarria)	Gapped Periodikoa
2	8	512	256 (Finkatua)	Periodikoa
2	9 (Legez kanpokoa)	64	32 (Finkatua)	Gapped Periodikoa
2	9 (Legez kanpokoa)	64	32 (Finkatua)	Periodikoa

10. taula. SYSREF Kontrol Erregistroak
SYSREF kontrol-erregistroak dinamikoki birkonfigura ditzakezu erregistroaren ezarpena diseinua sortu zenuenean zehaztu zenuen ezarpena baino desberdina bada.ample. Konfiguratu SYSREF erregistroak F-Tile JESD204C Intel FPGA IP berrezarri aurretik. Kanpoko SYSREF sorgailua aukeratzen baduzu
sysref_ctrl[7] erregistro-bit, SYSREF motaren, biderkatzailearen, lan-zikloaren eta fasearen ezarpenak alde batera utzi ditzakezu.

Bitsak	Balio lehenetsia	Deskribapena
sysref_ctrl[1:0]	2'b00: Jaurtiketa bakarra 2'b01: Periodikoa 2'b10: Gapped periodikoa	SYSREF mota. Balio lehenetsia SYSREF moduaren ezarpenaren araberakoa da Example Diseinua fitxan F-Tile JESD204C Intel FPGA IP parametro editorean.
sysref_ctrl[6:2]	5'b00001	SYSREF biderkatzailea. SYSREF_MULP eremu hau SYSREF mota periodikoetan eta periodiko hutsean aplikatzen da. Balio biderkatzailea konfiguratu behar duzu ESYSREF_MULP balioa 1etik 16ra artekoa dela ziurtatzeko, F-Tile JESD204C IPa berrezarri aurretik. ESYSREF_MULP balioa barruti honetatik kanpo badago, biderkatzailearen balioa 5'b00001 izango da lehenetsita.
sysref_ctrl[7]	Datu bide bikoitza: 1'b1 Simplex TX edo RX datu-bidea: 1'b0	SYSREF hautatu. Balio lehenetsia Example Diseinu fitxa F-Tile JESD204C Intel FPGA IP parametro editorean. 0: Simplex TX edo RX (Kanpoko SYSREF) 1: Duplexa (Barneko SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF lan-zikloa SYSREF mota periodikoa edo aldikako hutsunea denean. Lan-zikloa konfiguratu behar duzu F-Tile JESD204C IPa berrezarri aurretik. Gehienezko balioa = (ESYSREF_MULP32)-1 Adibidezample: %50eko lan-zikloa = (ESYSREF_MULP32)/2 Betebehar-zikloa % 50eko lehenetsia izango da erregistro-eremu hau konfiguratzen ez baduzu, edo erregistro-eremua baimendutako gehienezko balioa baino 0 edo gehiagorekin konfiguratzen baduzu.
sysref_ctrl[17]	1'b0	Eskuzko kontrola SYSREF mota bakarrekoa denean. Idatzi 1 SYSREF seinalea altuan ezartzeko. Idatzi 0 SYSREF seinalea baxuan ezartzeko. 1 bat eta 0 bat idatzi behar duzu SYSREF pultsu bat jaurtiketa bakarreko moduan sortzeko.
sysref_ctrl[31:18]	22'h0	Erreserbatuta.

Berrezarri sekuentziatzaileak
Diseinu hau adibidezampfitxategia bi berrezarri sekuentziatzailez osatuta dago:

Berrezarri sekuentzia 0: TX/RX Avalon streaming domeinua, Avalon memoria-mapatutako domeinua, core PLL, TX PHY, TX nukleoa eta SYSREF sorgailura kudeatzen ditu.

Berrezarri sekuentzia 1: RX PHY eta RX Core-en berrezartzea kudeatzen du.

3-Hari SPI
Modulu hau aukerakoa da SPI interfazea 3 hari bihurtzeko.

Sistema PLL
F-tilek hiru sistema barneko PLL ditu. Sistema PLL hauek IP gogorra (MAC, PCS eta FEC) eta EMIB gurutzatzeko erloju-iturri nagusia dira. Horrek esan nahi du, sistemaren PLL erloju-modua erabiltzen duzunean, blokeak ez direla PMA erlojuaren arabera erlojupatzen eta ez daudela FPGA nukleotik datorren erloju baten mende. Sistema PLL bakoitzak maiztasun interfaze batekin lotutako erlojua soilik sortzen du. Adibidezample, bi sistema PLL behar dituzu interfaze bat 1 GHz-ra eta interfaze bat 500 MHz-ra exekutatzeko. PLL sistema bat erabiltzeak errei bakoitza modu independentean erabiltzeko aukera ematen du, errei-erloju-aldaketak aldameneko errei bati eragin gabe.
Sistema PLL bakoitzak zortzi FGT erreferentziako erlojuetako bat erabil dezake. Sistema PLLek erreferentziako erloju bat parteka dezakete edo erreferentziazko erloju desberdinak izan ditzakete. Interfaze bakoitzak zein PLL sistema erabiltzen duen aukeratu dezake, baina, behin aukeratuta, konpondu egiten da, ez birkonfiguratu birkonfigurazio dinamikoa erabiliz.

Lotutako informazioa
F-tile Architecture eta PMA eta FEC Direct PHY IP Erabiltzaileen Gida

Sistemaren PLL erloju-moduari buruzko informazio gehiago Intel Agilex F-tile gailuetan.

Eredu-sortzailea eta egiaztatzailea
Eredu-sortzailea eta egiaztatzailea erabilgarriak dira datuak sortzekoampfitxategiak eta jarraipena probak egiteko.
11. taula. Onartutako ereduen sorgailua

Patroi Sortzailea	Deskribapena
PRBS eredu-sortzailea	F-Tile JESD204C diseinua adibidezample PRBS eredu-sorgailuak polinomioen maila hauek onartzen ditu: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp eredu-sorgailua	ramp ereduaren balioa 1 handitzen da ondorengo s bakoitzekoample N-ren sorgailuaren zabalera duena, eta 0-ra igarotzen da s-ko bit guztiakamp1 dira. Gaitu ramp eredu-sorgailua ED kontrol blokearen tst_ctl erregistroko 1 biteko 2 bat idatziz.
Agindu kanala ramp eredu-sorgailua	F-Tile JESD204C diseinua adibidezample-ek komando-kanala r onartzen duamp errei bakoitzeko eredu-sorgailua. ramp ereduaren balioa 1 handitzen da komando-hitzen 6 bit bakoitzeko. Hasierako hazia errei guztietan gehitzeko eredua da.

12. taula. Onartutako ereduen egiaztatzailea

Ereduen egiaztatzailea	Deskribapena
PRBS ereduaren egiaztatzailea	Eredu-zuzentzaileko nahasketa-hazia auto-sinkronizatzen da F-Tile JESD204C IP-ak oker lerrokatzea lortzen duenean. Eredu-zuzentzaileak 8 zortzikote behar ditu nahaste-hazia autosinkronizatzeko.
Ramp eredu-zuzentzailea	Baliozko lehen datuak sampBihurgailu bakoitzeko le (M) r-ren hasierako balio gisa kargatzen daamp eredua. Ondorengo datuak samples balioak 1 handitu behar dira erloju-ziklo bakoitzean gehienez eta gero 0-ra pasatu.

Ereduen egiaztatzailea	Deskribapena
	Adibidezample, S=1, N=16 eta WIDTH_MULP = 2 denean, bihurgailu bakoitzeko datu-zabalera S * WIDTH_MULP * N = 32 da. Gehienezko datu sampfitxategiaren balioa 0xFFFF da. ramp eredu-zuzentzaileak egiaztatzen du eredu berdinak jasotzen direla bihurgailu guztietan.
Agindu kanala ramp eredu-zuzentzailea	F-Tile JESD204C diseinua adibidezample-ek komando-kanala r onartzen duamp eredu-zuzentzailea. Jasotako lehen komando-hitza (6 bit) hasierako balio gisa kargatzen da. Errei bereko hurrengo agindu-hitzak 0x3F-ra igo behar dira eta 0x00-ra pasatu behar dira. Agindu kanala ramp eredu-zuzentzaileak r-ren egiaztapenakamp errei guztietan zehar ereduak.

F-Tile JESD204C TX eta RX IP
Diseinu hau adibidezample aukera ematen du TX/RX bakoitza simplex moduan edo duplex moduan konfiguratzeko.
Duplex konfigurazioek IP funtzionalitateen erakustaldia ahalbidetzen dute, barneko edo kanpoko serieko loopback erabiliz. IP barruko CSRak ez daude optimizatuta IP kontrola eta egoera behatzeko.

F-Tile JESD204C Diseinua Adibample Erlojua eta berrezarri

F-Tile JESD204C diseinua adibidezample-k erloju eta berrezarri seinaleen multzoa du.

13. taula.Diseinua Adibample Erlojuak

Erlojuaren Seinalea	Norabidea	Deskribapena
mgmt_clk	Sarrera	LVDS erloju diferentziala 100 MHz-ko maiztasuna duena.
refclk_xcvr	Sarrera	Transceptor erreferentziako erlojua 33ko datu-tasa/faktorea maiztasuna duena.
refclk_core	Sarrera	Nukleoaren erreferentziako erlojuaren maiztasun berdinarekin refclk_xcvr.
in_sysref	Sarrera	SYSREF seinalea. Gehienezko SYSREF maiztasuna datu-tasa/(66x32xE) da.
sysref_out	Irteera
txlink_clk rxlink_clk	Barnekoa	TX eta RX link-erlojua datu-tasa/66 maiztasunarekin.
txframe_clk rxframe_clk	Barnekoa	TX eta RX fotograma-erlojua datu-tasa/33 maiztasunarekin (FCLK_MULP=2) TX eta RX fotograma-erlojua datu-tasa/66 maiztasunarekin (FCLK_MULP=1)
tx_fclk rx_fclk	Barnekoa	TX eta RX faseko erlojua datu-tasa/66 maiztasunarekin (FCLK_MULP=2) TX eta RX faseko erlojua beti altua da (1'b1) FCLK_MULP=1 denean
spi_SCLK	Irteera	SPI baud-tasa erlojua 20 MHz-ko maiztasuna duena.

Diseinua kargatzen duzunean adibidezample FPGA gailu batean, barne ninit_done gertaera batek JTAG Avalon Master zubia berrezarri dago, baita gainerako bloke guztiak ere.

SYSREF sorgailuak bere berrezarri independentea du nahita erlazio asinkronoa sartzeko txlink_clk eta rxlink_clk erlojuetarako. Metodo hau zabalagoa da kanpoko erloju txip batetik SYSREF seinalea emulatzeko.

14. taula. Diseinua Adibample Berrezarri

Berrezarri seinalea	Norabidea	Deskribapena
global_rst_n	Sarrera	Sakatu botoia berrezartzeko globala bloke guztietarako, JTAG Avalon Master zubira.
ninit_egin	Barnekoa	J.-rako Berrezarri Askapenaren IParen irteeraTAG Avalon Master zubira.
edctl_rst_n	Barnekoa	ED Kontrol blokea J-k berrezartzen duTAG Avalon Master zubira. hw_rst eta global_rst_n atakek ez dute ED Kontrol blokea berrezartzen.
hw_lehen	Barnekoa	Hw_rst baieztatu eta desasertatu ED Kontrol blokeko rst_ctl erregistroan idatziz. mgmt_rst_in_n baieztatzen du hw_rst baieztatzen denean.
mgmt_rst_in_n	Barnekoa	Berrezarri Avalon memorian mapatutako interfazeetarako hainbat IP eta berrezarri sekuentziatzaileen sarrerak: j20c_reconfig_reset F-Tile JESD204C IP bikoitza PHY natiboa spi_rst_n SPI maisurako pio_rst_n PIO egoera eta kontrolerako 0 eta 0 berrezarri sekuentziatzailearen reset_in1 ataka global_rst_n, hw_rst edo edctl_rst_n atakak mgmt_rst_in_n-en berrezartzea baieztatzen du.
sysref_rst_n	Barnekoa	Berrezarri SYSREF sorgailuaren blokea ED Kontrol blokean berrezarri sekuentziatzailea 0 reset_out2 ataka erabiliz. Berrezarri sekuentziatzailea 0 reset_out2 atakak berrezartzea kentzen du PLL nagusia blokeatuta badago.
core_pll_rst	Barnekoa	PLL nagusia berrezartzen du 0 reset_out0 atakaren bidez. PLL nagusia berrezartzen da mgmt_rst_in_n berrezartzen denean.
j204c_tx_avs_rst_n	Barnekoa	F-Tile JESD204C TX Avalon memoria-mapatutako interfazea berrezartzen du 0 berrezartzeko sekuentziatzailearen bidez. TX Avalon memoria-mapatutako interfazeak mgmt_rst_in_n aldarrikatzen denean baieztatzen du.
j204c_rx_avs_rst_n	Barnekoa	F-Tile JESD204C TX Avalon memoria-mapatutako interfazea berrezartzen du 1. berrezartzeko sekuentziatzailearen bidez. RX Avalon memoria-mapatutako interfazeak mgmt_rst_in_n aktibatzen denean baieztatzen du.
j204c_tx_rst_n	Barnekoa	F-Tile JESD204C TX lotura eta garraio geruzak berrezartzen ditu txlink_clk, eta txframe_clk, domeinuetan. Reset sequencer 0 reset_out5 ataka j204c_tx_rst_n berrezartzen du. Berrezartze honek PLL nagusia blokeatuta badago eta tx_pma_ready eta tx_ready seinaleak aldarrikatzen badira.
j204c_rx_rst_n	Barnekoa	F-Tile JESD204C RX lotura eta garraio geruzak berrezartzen ditu, rxlink_clk eta rxframe_clk domeinuetan.

Berrezarri seinalea	Norabidea	Deskribapena
		Reset sequencer 1 reset_out4 ataka j204c_rx_rst_n berrezartzen du. Berrezartze honek PLL nagusia blokeatuta badago eta rx_pma_ready eta rx_ready seinaleak aldarrikatzen badira.
j204c_tx_rst_ack_n	Barnekoa	Berrezarri esku-emateen seinalea j204c_tx_rst_n-rekin.
j204c_rx_rst_ack_n	Barnekoa	Berrezarri esku-emateen seinalea j204c_rx_rst_n-rekin.

8. irudia. Diseinurako denbora-diagrama Adibample Berrezarri

F-Tile JESD204C Diseinua Adibample Seinaleak

15. Taula Sistema Interfaze Seinaleak

Seinalea	Norabidea	Deskribapena
Erlojuak eta berrezarri
mgmt_clk	Sarrera	100 MHz-ko erlojua sistema kudeatzeko.
refclk_xcvr	Sarrera	F-tile UX QUAD eta System PLLrako erreferentzia erlojua. Datu-tasa/faktorea 33ren baliokidea.
refclk_core	Sarrera	Core PLL erreferentziako erlojua. Refclk_xcvr-ren erloju-maiztasun bera aplikatzen du.
in_sysref	Sarrera	SYSREF seinalea kanpoko SYSREF sorgailutik JESD204C 1 azpiklasearen inplementaziorako.
sysref_out	Irteera	SYSREF seinalea JESD204C 1 azpiklasearen inplementaziorako FPGA gailuak diseinatzeko ex.ampestekaren hasierako helburua soilik.

Seinalea	Norabidea	Deskribapena
SPI
spi_SS_n[2:0]	Irteera	Aktibo baxua, SPI esklabo hautatzeko seinalea.
spi_SCLK	Irteera	SPI serieko erlojua.
spi_sdio	Sarrera/Irteera	Irteera datuak maisutik kanpoko esklabora. Sarrerako datuak kanpoko esklabotik maisurako.

Seinalea	Norabidea	Deskribapena
Oharra:Sortu 3-Wire SPI modulua aukera gaituta dagoenean.
spi_MISO Oharra: Sortu 3-Wire SPI modulua aukera gaituta ez dagoenean.	Sarrera	Sarrerako datuak kanpoko esklabotik SPI maisuari.
spi_MOSI Oharra: Sortu 3-Wire SPI modulua aukera gaituta ez dagoenean.	Irteera	Irteera datuak SPI maisutik kanpoko esklabora.

Seinalea	Norabidea	Deskribapena
ADC / DAC
tx_serial_data[LINK*L-1:0]	Irteera	Abiadura handiko serieko irteerako datuak DACera. Erlojua serieko datu-korrontean txertatuta dago.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Sarrera	Abiadura handiko serieko sarrerako datu diferentzialak ADCtik. Erlojua serieko datu-korrontetik berreskuratzen da.
rx_serial_data_n[LINK*L-1:0]

Seinalea	Norabidea	Deskribapena
Helburu orokorreko I/O
erabiltzaileak gidatuta[3:0]	Irteera	Baldintza hauen egoera adierazten du: [0]: SPI programazioa egina [1]: TX estekaren errorea [2]: RX estekaren errorea [3]: Ereduen egiaztatzailearen errorea Avalon-en streaming datuetarako
user_dip[3:0]	Sarrera	Erabiltzaile moduko DIP etengailuaren sarrera: [0]: Barneko serieko loopback gaitzea [1]: FPGAk sortutako SYSREF gaitzea [3:2]: Erreserbatuta

Seinalea	Norabidea	Deskribapena
Bandaz kanpo (OOB) eta Egoera
rx_patchk_data_error[LINK-1:0]	Irteera	Seinale hau baieztatzen denean, eredu-zuzentzaileak errorea hauteman duela adierazten du.
rx_link_error[LINK-1:0]	Irteera	Seinale hau baieztatzen denean, JESD204C RX IP-k eten egin duela adierazten du.
tx_link_error[LINK-1:0]	Irteera	Seinale hau baieztatzen denean, JESD204C TX IP-k eten egin duela adierazten du.
emb_lock_out	Irteera	Seinale hau baieztatzen denean, JESD204C RX IP-ak EMB blokeoa lortu duela adierazten du.
sh_lock_out	Irteera	Seinale hau baieztatzen denean, JESD204C RX IP sinkronizazio goiburua blokeatuta dagoela adierazten du.

Seinalea	Norabidea	Deskribapena
Avalon Streaming
rx_avst_valid[LINK-1:0]	Sarrera	Bihurgailu s ala ez adierazten duampAplikazio-geruzaren datuak baliozkoak edo baliogabeak dira. 0: datuak baliogabeak dira 1: Datuak baliozkoak dira
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Sarrera	Bihurgailu sample datuak aplikazio geruzara.

F-Tile JESD204C Diseinua Adibample Kontrol Erregistroak

F-Tile JESD204C diseinua adibidezampED Control blokeko erregistroek byte-helbideratzea erabiltzen dute (32 bit).

16. taula. Diseinua Adibample Helbideen mapa
32 biteko ED Control bloke erregistro hauek mgmt_clk domeinuan daude.

Osagaia	Helbidea
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI Kontrola	0x0102_0000 – 0x0102_001F
PIO Kontrola	0x0102_0020 – 0x0102_002F
PIO Egoera	0x0102_0040 – 0x0102_004F
Berrezarri sekuentziatzailea 0	0x0102_0100 – 0x0102_01FF
Berrezarri sekuentziatzailea 1	0x0102_0200 – 0x0102_02FF
ED Kontrola	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceptor PHY Reconfig	0x0200_0000 – 0x023F_FFFF

17. Taula. Erregistroko Sarbide Mota eta Definizioa
Taula honek Intel FPGA IP-en erregistrorako sarbide mota deskribatzen du.

Sarbide mota	Definizioa
RO/V	Softwarea irakurtzeko soilik (ez du eraginik idazketan). Balioa alda daiteke.
RW	Softwareak uneko bit-balioa irakurri eta itzultzen du. Softwareak bitak nahi den balioan idazten eta ezartzen ditu.
RW1C	Softwareak uneko bit-balioa irakurri eta itzultzen du. Softwareak 0 idazten du eta ez du eraginik. Softwareak 1 idazten du eta bit-a 0-ra garbitzen du hardwareak bit-a 1ean ezarri badu. Hardwareak bit 1ean ezartzen du. Software garbiak hardware multzoak baino lehentasun handiagoa du.

18. taula. ED Kontrolaren Helbideen Mapa

Desplazamendua	Erregistratu Izena
0x00	lehen_ctl
0x04	rst_sts0
*jarraitu…*

Desplazamendua	Erregistratu Izena
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

19. taula. ED Kontrol blokeen kontrola eta egoera-erregistroak

Byte Desplazamendua	Izena eman	Izena	Sarbidea	Berrezarri	Deskribapena
0x00	lehen_ctl	lehen_baieztatu	RW	0x0	Berrezarri kontrola. [0]: idatzi 1 berrezartzeko. (hw_rst) Idatzi 0 berriro berrezartzeko. [31:1]: Erreserbatuta.
0x04	rst_sts0	lehen_egoera	RO/V	0x0	Berrezarri egoera. [0]: Core PLL blokeatutako egoera. [31:1]: Erreserbatuta.
0x10	rst_sts_dete cted0	lehen_sts_set	RW1C	0x0	SYSREF ertz detektatzeko egoera barneko edo kanpoko SYSREF sorgailurako. [0]: 1 balioa adierazten du SYSREF goranzko ertz bat detektatu dela 1 azpiklasearen eragiketarako. Softwareak 1 idatz dezake bit hau garbitzeko SYSREF ertz detektatzeko berria gaitzeko. [31:1]: Erreserbatuta.
0x40	sysref_ctl	sysref_contr ol	RW	Datu bide bikoitza Tiro bakarrekoa: 0x00080	SYSREF kontrola. Aipatu 10. taula 17. orrialdean erregistro honen erabilerari buruzko informazio gehiago lortzeko.
				Aldizkako aldizkaria:	Oharra: Berrezarri balioa araberakoa da
				0x00081	SYSREF mota eta F-Tile
				Hutsunea- periodikoa:	JESD204C IP datu-bidearen parametroen ezarpenak.
				0x00082
				TX edo RX datuak
				bidea
				Tiro bat:
				0x00000
				Aldizkako aldizkaria:
				0x00001
				Hutsik-
				aldizkakoa:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF egoera. Erregistro honek barneko SYSREF sorgailuaren azken SYSREF aldi eta lan-zikloaren ezarpenak ditu. Aipatu 9. taula 16. orrialdean SYSREF aldiaren eta lan-zikloaren balio juridikorako.
*jarraitu…*

Byte Desplazamendua	Izena eman	Izena	Sarbidea	Berrezarri	Deskribapena
					[8:0]: SYSREF aldia. Balioa 0xFF denean, SYSREF aldia = 255 Balioa 0x00 bada, SYSREF periodoa = 256. [17:9]: SYSREF lan-zikloa. [31:18]: Erreserbatuta.
0x80	tst_ctl	tst_kontrola	RW	0x0	Proba kontrola. Erabili erregistro hau eredu-sorgailurako eta egiaztatzailerako proba-eredu desberdinak gaitzeko. [1:0] = Erreserbatutako eremua [2] = ramp_test_ctl 1'b0 = PRBS eredu-sortzailea eta egiaztatzailea gaitu 1'b1 = r gaitzen duamp eredu-sortzailea eta egiaztatzailea [31:3]: Erreserbatuta.
0x8c	tst_err0	tst_error	RW1C	0x0	0 estekaren errore-bandera. Bit-a 1'b1 denean, errore bat gertatu dela adierazten du. Errore-bandera ezabatzeko, errorea konpondu beharko zenuke dagokion bit-ean 1'b1 idatzi aurretik. [0] = Eredu-egiaztatzailearen errorea [1] = tx_link_error [2] = rx_link_error [3] = Komando-eredu-egiaztatzailearen errorea [31:4]: Erreserbatuta.

F-Tile JESD204C Intel FPGA IP Design Example Erabiltzailearen Gida

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
2021.10.11	21.3	1.0.0	Hasierako kaleratzea.

Dokumentuak / Baliabideak

intel F-Tile JESD204C Intel FPGA IP Diseinua Adibample [pdfErabiltzailearen gida
F-Tile JESD204C Intel FPGA IP Diseinua Adibample, F-Tile JESD204C, Intel FPGA IP Design Example, IP Diseinua Adibample, Diseinua Adibample

Erreferentziak

Erabiltzailearen eskuliburua

F-Tile JESD204C Intel FPGA IP Diseinua Adibample

F-Tile JESD204C Intel® FPGA IP Design Example Erabiltzailearen Gida