Thiết kế IP Intel FPGA F-Tile JESD204C Example
Giới thiệu về F-Tile JESD204C Intel® FPGA IP Design Example Hướng dẫn sử dụng
Hướng dẫn sử dụng này cung cấp các tính năng, hướng dẫn sử dụng và mô tả chi tiết về thiết kế cũampcác tập tin dành cho F-Tile JESD204C Intel® FPGA IP sử dụng thiết bị Intel Agilex™.
Đối tượng dự kiến
Tài liệu này dành cho:
- Kiến trúc sư thiết kế thực hiện lựa chọn IP trong giai đoạn lập kế hoạch thiết kế cấp hệ thống
- Các nhà thiết kế phần cứng khi tích hợp IP vào thiết kế cấp hệ thống của họ
- Kỹ sư xác nhận trong giai đoạn mô phỏng cấp hệ thống và xác thực phần cứng
Tài liệu liên quan
Bảng sau liệt kê các tài liệu tham khảo khác có liên quan đến IP Intel FPGA F-Tile JESD204C.
Bảng 1. Tài liệu liên quan
| Thẩm quyền giải quyết | Sự miêu tả |
| Hướng dẫn sử dụng IP Intel FPGA F-Tile JESD204C | Cung cấp thông tin về IP Intel FPGA F-Tile JESD204C. |
| Ghi chú phát hành IP Intel FPGA F-Tile JESD204C | Liệt kê những thay đổi được thực hiện cho F-Tile JESD204C F-Tile JESD204C trong một bản phát hành cụ thể. |
| Bảng dữ liệu thiết bị Intel Agilex | Tài liệu này mô tả các đặc tính điện, đặc tính chuyển mạch, thông số kỹ thuật cấu hình và thời gian cho các thiết bị Intel Agilex. |
Từ viết tắt và thuật ngữ
Bảng 2. Danh sách từ viết tắt
| Từ viết tắt | Mở rộng |
| LEMC | Đồng hồ đa khối mở rộng cục bộ |
| FC | Tốc độ đồng hồ khung |
| ADC | Bộ chuyển đổi Analog sang Digital |
| Bộ chuyển đổi tín hiệu | Bộ chuyển đổi Digital sang Analog |
| DSP | Bộ xử lý tín hiệu số |
| TX | Máy phát |
| RX | Người nhận |
| Từ viết tắt | Mở rộng |
| DLL | Lớp liên kết dữ liệu |
| Trách nhiệm xã hội của công ty | Thanh ghi điều khiển và trạng thái |
| CRU | Bộ đồng hồ và thiết lập lại |
| ISR | Quy trình dịch vụ gián đoạn |
| FIFO | Vào trước ra trước |
| SERDES | Trình giải tuần tự hóa |
| ECC | Mã sửa lỗi |
| FEC | Sửa lỗi chuyển tiếp |
| SERR | Phát hiện lỗi đơn (trong ECC, có thể sửa được) |
| DERR | Phát hiện lỗi kép (trong ECC, gây tử vong) |
| PRBS | Chuỗi nhị phân giả ngẫu nhiên |
| MÁY TÍNH | Bộ điều khiển truy cập phương tiện. MAC bao gồm lớp con giao thức, lớp vận chuyển và lớp liên kết dữ liệu. |
| VẬT LÝ | Lớp vật lý. PHY thường bao gồm lớp vật lý, SERDES, trình điều khiển, bộ thu và CDR. |
| Máy tính cá nhân | Lớp con mã hóa vật lý |
| PMA | Tệp đính kèm phương tiện vật lý |
| RBD | Độ trễ bộ đệm RX |
| UI | Khoảng thời gian đơn vị = thời lượng của bit nối tiếp |
| Số lượng RBD | Bộ đệm RX Trì hoãn làn đường đến mới nhất |
| Bù đắp RBD | Cơ hội phát hành độ trễ bộ đệm RX |
| SH | Tiêu đề đồng bộ hóa |
| TL | Lớp vận chuyển |
| EMIB | Cầu kết nối nhiều khuôn nhúng |
Bảng 3. Danh sách thuật ngữ
| Thuật ngữ | Sự miêu tả |
| thiết bị chuyển đổi | Bộ chuyển đổi ADC hoặc DAC |
| thiết bị logic | FPGA hoặc ASIC |
| Octet | Một nhóm 8 bit, đóng vai trò là đầu vào cho bộ mã hóa 64/66 và đầu ra từ bộ giải mã |
| Cắn nhẹ | Một bộ 4 bit là đơn vị làm việc cơ bản của thông số kỹ thuật JESD204C |
| Khối | Ký hiệu 66 bit được tạo bởi sơ đồ mã hóa 64/66 |
| Tốc độ dòng | Tốc độ dữ liệu hiệu quả của liên kết nối tiếp
Tốc độ đường làn = (Mx Sx N'x 66/64 x FC) / L |
| Đồng hồ liên kết | Đồng hồ liên kết = Tốc độ đường làn/66. |
| Khung | Một tập hợp các octet liên tiếp trong đó vị trí của mỗi octet có thể được xác định bằng cách tham chiếu đến tín hiệu căn chỉnh khung. |
| Đồng hồ khung | Đồng hồ hệ thống chạy ở tốc độ của khung, phải là đồng hồ liên kết 1x và 2x. |
| Thuật ngữ | Sự miêu tả |
| Samples trên mỗi khung đồng hồ | Samples trên mỗi đồng hồ, tổng số samptập tin trong khung đồng hồ cho thiết bị chuyển đổi. |
| LEMC | Đồng hồ bên trong được sử dụng để căn chỉnh ranh giới của đa khối mở rộng giữa các làn và vào các tham chiếu bên ngoài (SYSREF hoặc Phân lớp 1). |
| Lớp con 0 | Không hỗ trợ cho độ trễ xác định. Dữ liệu phải được phát hành ngay lập tức theo làn đường này sang làn đường khác trên máy thu. |
| Lớp con 1 | Độ trễ xác định bằng SYSREF. |
| Liên kết đa điểm | Liên kết giữa các thiết bị với 2 thiết bị chuyển đổi trở lên. |
| Mã hóa 64B/66B | Mã dòng ánh xạ dữ liệu 64 bit thành 66 bit để tạo thành một khối. Cấu trúc dữ liệu cấp cơ sở là một khối bắt đầu bằng tiêu đề đồng bộ 2 bit. |
Bảng 4. Các ký hiệu
| Thuật ngữ | Sự miêu tả |
| L | Số làn đường trên mỗi thiết bị chuyển đổi |
| M | Số lượng bộ chuyển đổi trên mỗi thiết bị |
| F | Số octet trên mỗi khung trên một làn |
| S | Số lượng sampcác tập tin được truyền trên mỗi bộ chuyển đổi trên mỗi chu kỳ khung |
| N | Độ phân giải của bộ chuyển đổi |
| N' | Tổng số bit trên samptập tin ở định dạng dữ liệu người dùng |
| CS | Số bit điều khiển trên mỗi giây chuyển đổiample |
| CF | Số lượng từ điều khiển trên mỗi chu kỳ đồng hồ khung trên mỗi liên kết |
| HD | Định dạng dữ liệu người dùng mật độ cao |
| E | Số lượng đa khối trong một đa khối mở rộng |
Thiết kế IP Intel FPGA F-Tile JESD204C Example Hướng dẫn bắt đầu nhanh
Thiết kế IP Intel FPGA F-Tile JESD204C cũampcác tập tin dành cho thiết bị Intel Agilex có bàn kiểm tra mô phỏng và thiết kế phần cứng hỗ trợ biên dịch và kiểm tra phần cứng.
Bạn có thể tạo ví dụ thiết kế F-Tile JESD204Camptập tin thông qua danh mục IP trong phần mềm Intel Quartus® Prime Pro Edition.
Hình 1. Phát triển Stages cho Design Example
Thiết kế Exampsơ đồ khối le
Hình 2. Mẫu thiết kế F-Tile JESD204Cample Sơ đồ khối cấp cao
thiết kế cũample bao gồm các mô-đun sau:
- Hệ thống thiết kế nền tảng
- F-Tile JESD204C Intel FPGA IP
- JTAG đến cầu Avalon Master
- Bộ điều khiển I/O song song (PIO)
- Giao diện cổng nối tiếp (SPI)—mô-đun chính— IOPLL
- Trình tạo SYSREF
- Example Thiết kế (ED) Kiểm soát CSR
- Đặt lại trình tự sắp xếp
- Hệ thống PLL
- Trình tạo mẫu
- Trình kiểm tra mẫu
Bảng 5. Thiết kế Examptập tin mô-đun
| Thành phần | Sự miêu tả |
| Hệ thống thiết kế nền tảng | Hệ thống Platform Designer khởi tạo đường dẫn dữ liệu IP F-Tile JESD204C và các thiết bị ngoại vi hỗ trợ. |
| F-Tile JESD204C Intel FPGA IP | Hệ thống con Platform Designer này chứa các IP TX và RX F-Tile JESD204C được khởi tạo cùng với PHY song công. |
| JTAG đến cầu Avalon Master | Cây cầu này cung cấp quyền truy cập của máy chủ bảng điều khiển hệ thống vào IP được ánh xạ bộ nhớ trong thiết kế thông qua JTAG giao diện. |
| Bộ điều khiển I/O song song (PIO) | Bộ điều khiển này cung cấp giao diện ánh xạ bộ nhớ cho sampling và điều khiển các cổng I/O có mục đích chung. |
| SPI bậc thầy | Mô-đun này xử lý việc truyền nối tiếp dữ liệu cấu hình sang giao diện SPI ở đầu bộ chuyển đổi. |
| Trình tạo SYSREF | Trình tạo SYSREF sử dụng đồng hồ liên kết làm đồng hồ tham chiếu và tạo xung SYSREF cho IP F-Tile JESD204C.
Ghi chú: Thiết kế này cũample sử dụng trình tạo SYSREF để minh họa quá trình khởi tạo liên kết IP song công F-Tile JESD204C. Trong ứng dụng cấp hệ thống lớp 204 F-Tile JESD1C, bạn phải tạo SYSREF từ cùng một nguồn với đồng hồ thiết bị. |
| IOPLL | Thiết kế này cũample sử dụng IOPLL để tạo đồng hồ người dùng nhằm truyền dữ liệu vào IP F-Tile JESD204C. |
| Kiểm soát ED CSR | Mô-đun này cung cấp trạng thái và điều khiển phát hiện SYSREF cũng như trạng thái và điều khiển mẫu thử nghiệm. |
| Đặt lại trình tự sắp xếp | Thiết kế này cũamptập tin bao gồm 2 trình sắp xếp lại:
|
| Hệ thống PLL | Nguồn đồng hồ chính cho giao thoa IP cứng và EMIB xếp F-tile. |
| Trình tạo mẫu | Bộ tạo mẫu tạo ra PRBS hoặc ramp mẫu. |
| Trình kiểm tra mẫu | Trình kiểm tra mẫu xác minh PRBS hoặc ramp đã nhận được mẫu và đánh dấu lỗi khi tìm thấy dữ liệu không khớpamplà. |
Yêu cầu phần mềm
Intel sử dụng phần mềm sau để kiểm tra thiết kế cũamptập tin trong hệ thống Linux:
- Phần mềm Intel Quartus Prime Pro Edition
- Trình mô phỏng Questa*/ModelSim* hoặc VCS*/VCS MX
Tạo thiết kế
Để tạo ra thiết kế cũamptập tin từ trình soạn thảo tham số IP:
- Tạo một dự án nhắm mục tiêu vào dòng thiết bị Intel Agilex F-tile và chọn thiết bị mong muốn.
- Trong Danh mục IP, Công cụ ➤ Danh mục IP, chọn F-Tile JESD204C Intel FPGA IP.
- Chỉ định tên cấp cao nhất và thư mục cho biến thể IP tùy chỉnh của bạn. Bấm vào đồng ý. Trình chỉnh sửa tham số thêm .ip cấp cao nhất file đến dự án hiện tại một cách tự động. Nếu bạn được nhắc thêm .ip theo cách thủ công file vào dự án, nhấp Dự án ➤ Thêm/Xóa Files trong Project để thêm file.
- Dưới cái cũamptab Thiết kế, chỉ định thiết kế cũampcác tham số như được mô tả trong Design Example Thông số.
- Nhấp vào Tạo Exampthiết kế.
Phần mềm tạo ra tất cả các thiết kế files trong các thư mục con. Những cái này files được yêu cầu để chạy mô phỏng và biên dịch.
Thiết kế Examptham số le
Trình chỉnh sửa thông số IP Intel FPGA F-Tile JESD204C bao gồm Examptab Thiết kế để bạn chỉ định các tham số nhất định trước khi tạo thiết kế cũamplà.
Bảng 6. Các thông số trong Exampthẻ Thiết kế
| Tham số | Tùy chọn | Sự miêu tả |
| Chọn thiết kế |
|
Chọn điều khiển bảng điều khiển hệ thống để truy cập vào thiết kế cũampđường dẫn dữ liệu qua bảng điều khiển hệ thống. |
| Mô phỏng | Bật, tắt | Bật cho IP tạo các thông số cần thiết files để mô phỏng thiết kế cũamplà. |
| Tổng hợp | Bật, tắt | Bật cho IP tạo các thông số cần thiết files để biên dịch Intel Quartus Prime và trình diễn phần cứng. |
| định dạng HDL (để mô phỏng) |
|
Chọn định dạng HDL của RTL files để mô phỏng. |
| định dạng HDL (để tổng hợp) | Chỉ Verilog | Chọn định dạng HDL của RTL files để tổng hợp. |
| Tham số | Tùy chọn | Sự miêu tả |
| Tạo module SPI 3 dây | Bật, tắt | Bật để bật giao diện SPI 3 dây thay vì 4 dây. |
| Chế độ hệ thống |
|
Chọn xem bạn muốn căn chỉnh SYSREF ở chế độ xung một lần, định kỳ hay ngắt quãng định kỳ, dựa trên yêu cầu thiết kế và tính linh hoạt về thời gian của bạn.
|
| Chọn bảng | Không có | Chọn bảng cho thiết kế cũamplà.
|
| Mẫu thử nghiệm |
|
Chọn trình tạo mẫu và mẫu kiểm tra trình kiểm tra.
|
| Kích hoạt vòng lặp nối tiếp nội bộ | Bật, tắt | Chọn vòng lặp nối tiếp nội bộ. |
| Kích hoạt kênh lệnh | Bật, tắt | Chọn mẫu kênh lệnh. |
Cấu trúc thư mục
Thiết kế F-Tile JESD204C cũamptập tin thư mục chứa được tạo ra files cho thiết kế cũampđồng nghiệp.
Hình 3. Cấu trúc thư mục cho F-Tile JESD204C Intel Agilex Design Example
Bảng 7. Thư mục Files
| Thư mục | Files |
| ed/rtl |
|
| mô phỏng/cố vấn |
|
| mô phỏng/tóm tắt |
|
Mô phỏng thiết kế Examptập tin Testbench
thiết kế cũample testbench mô phỏng thiết kế do bạn tạo ra.
Hình 4. Quy trình
Để mô phỏng thiết kế, thực hiện các bước sau:
- Thay đổi thư mục làm việc thànhample_design_directory>/mô phỏng/ .
- Trong dòng lệnh, chạy tập lệnh mô phỏng. Bảng bên dưới hiển thị các lệnh để chạy trình mô phỏng được hỗ trợ.
| Trình mô phỏng | Yêu cầu |
| Questa/ModelSim | vsim -do modelim_sim.tcl |
| vsim -c -do modelsim_sim.tcl (không có GUI Questa/ ModelSim) | |
| VCS | sh vcs_sim.sh |
| VCS MX | sh vcsmx_sim.sh |
Quá trình mô phỏng kết thúc bằng các thông báo cho biết quá trình chạy có thành công hay không.
Hình 5. Mô phỏng thành công
Hình này hiển thị thông báo mô phỏng thành công cho trình mô phỏng VCS.
Biên dịch thiết kế Example
Để biên dịch ex chỉ biên dịchampdự án, hãy làm theo các bước sau:
- Đảm bảo thiết kế biên dịch exampthế hệ le đã hoàn tất.
- Trong phần mềm Intel Quartus Prime Pro Edition, mở dự án Intel Quartus Prime Pro Editionample_ thư mục thiết kế>/ed/quartus.
- Trên menu Xử lý, bấm Bắt đầu Biên dịch.
Mô tả chi tiết về F-Tile JESD204C Design Example
Thiết kế F-Tile JESD204C cũamptập tin thể hiện chức năng truyền dữ liệu bằng chế độ lặp lại.
Bạn có thể chỉ định các cài đặt tham số bạn chọn và tạo ra thiết kế cũamplà.
thiết kế cũamptập tin chỉ khả dụng ở chế độ song công cho cả biến thể Base và PHY. Bạn có thể chọn biến thể Chỉ cơ sở hoặc chỉ PHY nhưng IP sẽ tạo ra thiết kế cũamptập tin cho cả Base và PHY.
Ghi chú: Một số cấu hình tốc độ dữ liệu cao có thể không định thời gian được. Để tránh lỗi về thời gian, hãy cân nhắc việc chỉ định giá trị hệ số nhân tần số xung nhịp khung hình thấp hơn (FCLK_MULP) trong tab Cấu hình của trình chỉnh sửa tham số IP Intel FPGA F-Tile JESD204C.
Thành phần hệ thống
Thiết kế F-Tile JESD204C cũample cung cấp luồng điều khiển dựa trên phần mềm sử dụng bộ điều khiển cứng có hoặc không có hỗ trợ bảng điều khiển hệ thống.
thiết kế cũamptập tin cho phép tự động liên kết ở chế độ vòng lặp bên trong và bên ngoài.
JTAG đến cầu Avalon Master
Chữ JTAG đến Avalon Master Bridge cung cấp kết nối giữa hệ thống máy chủ để truy cập IP F-Tile JESD204C được ánh xạ bộ nhớ và các thanh ghi trạng thái và điều khiển IP ngoại vi thông qua JTAG giao diện.
Hình 6. Hệ thống có chữ JTAG đến lõi cầu chủ Avalon
Ghi chú: Đồng hồ hệ thống phải nhanh hơn ít nhất 2 lần so với JTAG cái đồng hồ. Đồng hồ hệ thống là mgmt_clk (100 MHz) trong thiết kế này.amplà.
Lõi I/O song song (PIO)
Lõi đầu vào/đầu ra (PIO) song song với giao diện Avalon cung cấp giao diện được ánh xạ bộ nhớ giữa cổng phụ được ánh xạ bộ nhớ Avalon và các cổng I/O cho mục đích chung. Các cổng I/O kết nối với logic người dùng trên chip hoặc với các chân I/O kết nối với các thiết bị bên ngoài FPGA.
Hình 7. Lõi PIO với Cổng đầu vào, Cổng đầu ra và Hỗ trợ IRQ
Theo mặc định, thành phần Trình thiết kế nền tảng sẽ tắt Đường dây dịch vụ ngắt (IRQ).
Các cổng I/O PIO được chỉ định ở mức HDL cao nhất file ( io_ status cho cổng đầu vào, io_ control cho cổng đầu ra).
Bảng bên dưới mô tả khả năng kết nối tín hiệu cho các cổng I/O điều khiển và trạng thái với công tắc DIP và đèn LED trên bộ công cụ phát triển.
Bảng 8. Cổng I/O lõi PIO
| Cảng | Chút | Tín hiệu |
| Cổng ra | 0 | USER_LED Lập trình SPI đã hoàn tất |
| 31:1 | Kín đáo | |
| In_port | 0 | Bật vòng lặp nối tiếp nội bộ USER_DIP Tắt = 1 Bật = 0 |
| 1 | Bật SYSREF do USER_DIP FPGA tạo Tắt = 1 Bật = 0 |
|
| 31:2 | Kín đáo. |
Bậc thầy SPI
Mô-đun chính SPI là thành phần Trình thiết kế nền tảng tiêu chuẩn trong thư viện tiêu chuẩn Danh mục IP. Mô-đun này sử dụng giao thức SPI để hỗ trợ cấu hình các bộ chuyển đổi bên ngoài (ví dụ:ample, ADC, DAC và các bộ tạo xung nhịp bên ngoài) thông qua không gian thanh ghi có cấu trúc bên trong các thiết bị này.
SPI master có giao diện được ánh xạ bộ nhớ Avalon kết nối với Avalon master (JTAG tới cầu nối chính Avalon) thông qua kết nối được ánh xạ bộ nhớ Avalon. SPI master nhận hướng dẫn cấu hình từ Avalon master.
Mô-đun chính SPI điều khiển tối đa 32 nô lệ SPI độc lập. Tốc độ truyền SCLK được định cấu hình thành 20 MHz (chia hết cho 5).
Mô-đun này được cấu hình thành giao diện 4 dây, chiều rộng 24 bit. Nếu tùy chọn Tạo mô-đun SPI 3 dây được chọn, một mô-đun bổ sung sẽ được khởi tạo để chuyển đổi đầu ra 4 dây của SPI chính thành 3 dây.
IOPLL
IOPLL tạo ra xung nhịp cần thiết để tạo frame_clk và link_clk. Đồng hồ tham chiếu tới PLL có thể cấu hình được nhưng bị giới hạn ở tốc độ/hệ số dữ liệu là 33.
- Đối với thiết kế cũamptập tin hỗ trợ tốc độ dữ liệu 24.33024 Gbps, tốc độ xung nhịp cho frame_clk và link_clk là 368.64 MHz.
- Đối với thiết kế cũamptập tin hỗ trợ tốc độ dữ liệu 32 Gbps, tốc độ xung nhịp cho frame_clk và link_clk là 484.848 MHz.
Trình tạo SYSREF
SYSREF là tín hiệu định thời quan trọng dành cho bộ chuyển đổi dữ liệu có giao diện F-Tile JESD204C.
Trình tạo SYSREF trong thiết kế cũamptập tin chỉ được sử dụng cho mục đích trình diễn khởi tạo liên kết IP JESD204C song công. Trong ứng dụng cấp hệ thống lớp 204 JESD1C, bạn phải tạo SYSREF từ cùng một nguồn với đồng hồ thiết bị.
Đối với IP F-Tile JESD204C, hệ số nhân SYSREF (SYSREF_MULP) của thanh ghi điều khiển SYSREF xác định chu kỳ SYSREF, là bội số nguyên của tham số E.
Bạn phải đảm bảo E*SYSREF_MULP ≤16. Dành cho người yêu cũamptập tin, nếu E=1, cài đặt pháp lý cho SYSREF_MULP phải nằm trong khoảng 1–16 và nếu E=3, cài đặt pháp lý cho SYSREF_MULP phải nằm trong khoảng 1–5.
Ghi chú: Nếu bạn đặt SYSREF_MULP ngoài phạm vi, trình tạo SYSREF sẽ sửa cài đặt thành SYSREF_MULP=1.
Bạn có thể chọn xem bạn muốn loại SYSREF là xung một lần, định kỳ hay định kỳ ngắt quãng thông qua Examptab Thiết kế trong trình soạn thảo thông số IP Intel FPGA F-Tile JESD204C.
Bảng 9. Examptập tin của Bộ đếm SYSREF định kỳ và có khoảng trống
| E | SYSREF_MULP | THỜI GIAN SYSREF
(E*SYSREF_MULP* 32) |
Chu kỳ nhiệm vụ | Sự miêu tả |
| 1 | 1 | 32 | 1..31 (Có thể lập trình) |
Gap định kỳ |
| 1 | 1 | 32 | 16 (Đã sửa) |
Định kỳ |
| 1 | 2 | 64 | 1..63 (Có thể lập trình) |
Gap định kỳ |
| 1 | 2 | 64 | 32 (Đã sửa) |
Định kỳ |
| 1 | 16 | 512 | 1..511 (Có thể lập trình) |
Gap định kỳ |
| 1 | 16 | 512 | 256 (Đã sửa) |
Định kỳ |
| 2 | 3 | 19 | 1..191 (Có thể lập trình) |
Gap định kỳ |
| 2 | 3 | 192 | 96 (Đã sửa) |
Định kỳ |
| 2 | 8 | 512 | 1..511 (Có thể lập trình) |
Gap định kỳ |
| 2 | 8 | 512 | 256 (Đã sửa) |
Định kỳ |
| 2 | 9 (Bất hợp pháp) |
64 | 32 (Đã sửa) |
Gap định kỳ |
| 2 | 9 (Bất hợp pháp) |
64 | 32 (Đã sửa) |
Định kỳ |
Bảng 10. Thanh ghi điều khiển SYSREF
Bạn có thể tự động cấu hình lại các thanh ghi điều khiển SYSREF nếu cài đặt thanh ghi khác với cài đặt bạn đã chỉ định khi tạo thiết kế cũ.ample. Định cấu hình các thanh ghi SYSREF trước khi IP Intel FPGA F-Tile JESD204C không còn được đặt lại. Nếu bạn chọn trình tạo SYSREF bên ngoài thông qua
sysref_ctrl[7], bạn có thể bỏ qua cài đặt cho loại SYSREF, hệ số nhân, chu kỳ nhiệm vụ và pha.
| Bit | Giá trị mặc định | Sự miêu tả |
| sysref_ctrl[1:0] |
|
loại SYSREF.
Giá trị mặc định phụ thuộc vào cài đặt chế độ SYSREF trong Example thiết kế trong trình chỉnh sửa thông số IP Intel FPGA F-Tile JESD204C. |
| sysref_ctrl[6:2] | 5'b00001 | Hệ số nhân SYSREF.
Trường SYSREF_MULP này có thể áp dụng cho loại SYSREF định kỳ và định kỳ có khoảng trống. Bạn phải định cấu hình giá trị hệ số nhân để đảm bảo giá trị E*SYSREF_MULP nằm trong khoảng từ 1 đến 16 trước khi IP F-Tile JESD204C không được đặt lại. Nếu giá trị E*SYSREF_MULP nằm ngoài phạm vi này thì giá trị hệ số nhân sẽ mặc định là 5'b00001. |
| sysref_ctrl[7] |
|
chọn SYSREF.
Giá trị mặc định phụ thuộc vào cài đặt đường dẫn dữ liệu trong Examptab Thiết kế trong trình soạn thảo thông số IP Intel FPGA F-Tile JESD204C.
|
| sysref_ctrl[16:8] | 9'h0 | Chu kỳ nhiệm vụ của SYSREF khi loại SYSREF là định kỳ hoặc bị gián đoạn định kỳ.
Bạn phải định cấu hình chu kỳ nhiệm vụ trước khi IP F-Tile JESD204C không được đặt lại. Giá trị tối đa = (E*SYSREF_MULP*32)-1 Đối với ví dụ cũamplê: Chu kỳ thuế 50% = (E*SYSREF_MULP*32)/2 Chu kỳ nhiệm vụ mặc định là 50% nếu bạn không đặt cấu hình trường thanh ghi này hoặc nếu bạn đặt cấu hình trường thanh ghi thành 0 hoặc nhiều hơn giá trị tối đa được phép. |
| sysref_ctrl[17] | 1'b0 | Điều khiển thủ công khi loại SYSREF là một lần.
Bạn cần viết số 1 rồi số 0 để tạo xung SYSREF ở chế độ một lần. |
| sysref_ctrl[31:18] | 22'h0 | Kín đáo. |
Đặt lại trình tự
Thiết kế này cũamptập tin bao gồm hai trình sắp xếp lại:
- Đặt lại trình tự 0—Xử lý việc đặt lại thành miền phát trực tuyến TX/RX Avalon, miền ánh xạ bộ nhớ Avalon, PLL lõi, TX PHY, lõi TX và trình tạo SYSREF.
- Đặt lại trình tự 1—Xử lý việc đặt lại thành RX PHY và RX Core.
SPI 3 dây
Mô-đun này là tùy chọn để chuyển đổi giao diện SPI sang 3 dây.
Hệ thống PLL
F-tile có ba hệ thống PLL trên bo mạch. Các PLL hệ thống này là nguồn xung nhịp chính cho IP cứng (MAC, PCS và FEC) và vượt qua EMIB. Điều này có nghĩa là, khi bạn sử dụng chế độ xung nhịp PLL của hệ thống, các khối không được xung nhịp bởi đồng hồ PMA và không phụ thuộc vào xung nhịp đến từ lõi FPGA. Mỗi hệ thống PLL chỉ tạo ra đồng hồ liên kết với một giao diện tần số. Dành cho người yêu cũample, bạn cần hai PLL hệ thống để chạy một giao diện ở tần số 1 GHz và một giao diện ở tần số 500 MHz. Sử dụng hệ thống PLL cho phép bạn sử dụng mọi làn đường một cách độc lập mà không cần thay đổi đồng hồ làn đường ảnh hưởng đến làn đường lân cận.
Mỗi hệ thống PLL có thể sử dụng bất kỳ một trong tám đồng hồ tham chiếu FGT. PLL hệ thống có thể chia sẻ đồng hồ tham chiếu hoặc có đồng hồ tham chiếu khác nhau. Mỗi giao diện có thể chọn hệ thống PLL mà nó sử dụng, nhưng sau khi được chọn, nó sẽ được cố định, không thể cấu hình lại bằng cách sử dụng cấu hình lại động.
Thông tin liên quan
Kiến trúc F-tile và Hướng dẫn sử dụng IP PHY trực tiếp PMA và FEC
Thông tin thêm về chế độ xung nhịp PLL hệ thống trong các thiết bị Intel Agilex F-tile.
Trình tạo và kiểm tra mẫu
Trình tạo mẫu và trình kiểm tra rất hữu ích cho việc tạo dữ liệuamptập tin và giám sát cho mục đích thử nghiệm.
Bảng 11. Trình tạo mẫu được hỗ trợ
| Trình tạo mẫu | Sự miêu tả |
| Trình tạo mẫu PRBS | Thiết kế F-Tile JESD204C cũample Trình tạo mẫu PRBS hỗ trợ mức độ đa thức sau:
|
| Ramp trình tạo mẫu | Các ramp giá trị mẫu tăng thêm 1 cho mỗi giây tiếp theoamptập tin có độ rộng bộ tạo là N và chuyển sang 0 khi tất cả các bit trong sampchúng ta là 1.
Kích hoạt ramp bộ tạo mẫu bằng cách ghi từ 1 đến bit 2 của thanh ghi tst_ctl của khối điều khiển ED. |
| Kênh lệnh ramp trình tạo mẫu | Thiết kế F-Tile JESD204C cũample hỗ trợ kênh lệnh ramp trình tạo mẫu trên mỗi làn. ramp giá trị mẫu tăng thêm 1 trên 6 bit của từ lệnh.
Hạt giống xuất phát là một mẫu tăng dần trên tất cả các làn đường. |
Bảng 12. Trình kiểm tra mẫu được hỗ trợ
| Trình kiểm tra mẫu | Sự miêu tả |
| Trình kiểm tra mẫu PRBS | Hạt giống xáo trộn trong trình kiểm tra mẫu sẽ tự đồng bộ hóa khi IP F-Tile JESD204C đạt được sự căn chỉnh nghiêng. Trình kiểm tra mẫu yêu cầu 8 octet để hạt giống xáo trộn tự đồng bộ hóa. |
| Ramp trình kiểm tra mẫu | Dữ liệu hợp lệ đầu tiênamptập tin cho mỗi bộ chuyển đổi (M) được tải dưới dạng giá trị ban đầu của ramp mẫu. Dữ liệu tiếp theoampcác giá trị của tập tin phải tăng thêm 1 trong mỗi chu kỳ xung nhịp cho đến mức tối đa rồi chuyển về 0. |
| Trình kiểm tra mẫu | Sự miêu tả |
| Ví dụample, khi S=1, N=16 và WIDTH_MULP = 2, độ rộng dữ liệu trên mỗi bộ chuyển đổi là S * WIDTH_MULP * N = 32. Dữ liệu tối đa sampgiá trị tập tin là 0xFFFF. ramp trình kiểm tra mẫu xác minh rằng các mẫu giống hệt nhau được nhận trên tất cả các bộ chuyển đổi. | |
| Kênh lệnh ramp trình kiểm tra mẫu | Thiết kế F-Tile JESD204C cũample hỗ trợ kênh lệnh ramp người kiểm tra mẫu. Từ lệnh đầu tiên (6 bit) nhận được sẽ được tải làm giá trị ban đầu. Các từ lệnh tiếp theo trong cùng một làn phải tăng lên tới 0x3F và chuyển sang 0x00.
Kênh lệnh ramp trình kiểm tra mẫu kiểm tra ramp mô hình trên tất cả các làn đường. |
F-Tile JESD204C TX và RX IP
Thiết kế này cũample cho phép bạn định cấu hình từng TX/RX ở chế độ đơn giản hoặc chế độ song công.
Cấu hình song công cho phép trình diễn chức năng IP bằng cách sử dụng vòng lặp nối tiếp bên trong hoặc bên ngoài. CSR trong IP không được tối ưu hóa để cho phép kiểm soát IP và quan sát trạng thái.
Mẫu F-Tile JESD204C Design Example Đồng hồ và Đặt lại
Thiết kế F-Tile JESD204C cũample có một bộ tín hiệu đồng hồ và tín hiệu reset.
Bảng 13.Thiết kế Example Đồng hồ
| Tín hiệu đồng hồ | Phương hướng | Sự miêu tả |
| mgmt_clk | Đầu vào | Đồng hồ vi sai LVDS có tần số 100 MHz. |
| reflk_xcvr | Đầu vào | Đồng hồ tham chiếu của máy thu phát có tần số tốc độ/hệ số dữ liệu là 33. |
| reflk_core | Đầu vào | Đồng hồ tham chiếu lõi có cùng tần số với
reflk_xcvr. |
| in_sysref | Đầu vào | tín hiệu SYSREF
Tần số SYSREF tối đa là tốc độ dữ liệu/(66x32xE). |
| sysref_out | Đầu ra | |
| txlink_clk rxlink_clk | Nội bộ | Đồng hồ liên kết TX và RX với tần số tốc độ dữ liệu/66. |
| txframe_clk rxframe_clk | Nội bộ |
|
| tx_fclk rx_fclk | Nội bộ |
|
| spi_SCLK | Đầu ra | Đồng hồ tốc độ baud SPI với tần số 20 MHz. |
Khi bạn tải thiết kế cũamptập tin vào một thiết bị FPGA, một sự kiện ninit_done nội bộ đảm bảo rằng JTAG tới cầu Avalon Master đang được thiết lập lại cũng như tất cả các khối khác.
Trình tạo SYSREF có thiết lập lại độc lập để đưa vào mối quan hệ không đồng bộ có chủ ý cho đồng hồ txlink_clk và rxlink_clk. Phương pháp này toàn diện hơn trong việc mô phỏng tín hiệu SYSREF từ chip đồng hồ bên ngoài.
Bảng 14. Thiết kế Examptập tin Reset
| Đặt lại tín hiệu | Phương hướng | Sự miêu tả |
| toàn cầu_rst_n | Đầu vào | Nút ấn đặt lại toàn cục cho tất cả các khối, ngoại trừ khối JTAG đến cầu Avalon Master. |
| ninit_done | Nội bộ | Đầu ra từ Reset Release IP cho JTAG đến cầu Avalon Master. |
| edctl_rst_n | Nội bộ | Khối điều khiển ED được thiết lập lại bởi JTAG đến cầu Avalon Master. Các cổng hw_rst và Global_rst_n không đặt lại khối điều khiển ED. |
| hw_đầu tiên | Nội bộ | Xác nhận và xác nhận lại hw_rst bằng cách ghi vào thanh ghi rst_ctl của khối Điều khiển ED. mgmt_rst_in_n xác nhận khi hw_rst được xác nhận. |
| mgmt_rst_in_n | Nội bộ | Đặt lại cho các giao diện được ánh xạ bộ nhớ Avalon của nhiều IP và đầu vào của trình sắp xếp lại:
|
| sysref_rst_n | Nội bộ | Đặt lại cho khối tạo SYSREF trong khối Điều khiển ED bằng cách sử dụng cổng reset tuần tự 0 reset_out2. Cổng reset tuần tự 0 reset_out2 xác nhận lại thiết lập lại nếu PLL lõi bị khóa. |
| core_pll_rst | Nội bộ | Đặt lại PLL lõi thông qua cổng reset tuần tự 0 reset_out0. PLL cốt lõi sẽ đặt lại khi thiết lập lại mgmt_rst_in_n được xác nhận. |
| j204c_tx_avs_rst_n | Nội bộ | Đặt lại giao diện ánh xạ bộ nhớ F-Tile JESD204C TX Avalon thông qua trình sắp xếp lại chuỗi 0. Giao diện ánh xạ bộ nhớ TX Avalon xác nhận khi mgmt_rst_in_n được xác nhận. |
| j204c_rx_avs_rst_n | Nội bộ | Đặt lại giao diện ánh xạ bộ nhớ F-Tile JESD204C TX Avalon thông qua trình sắp xếp lại trình tự đặt lại 1. Giao diện ánh xạ bộ nhớ RX Avalon xác nhận khi mgmt_rst_in_n được xác nhận. |
| j204c_tx_rst_n | Nội bộ | Đặt lại các lớp truyền tải và liên kết F-Tile JESD204C TX trong các miền txlink_clk và txframe_clk.
Trình sắp xếp lại trình tự 0 cổng reset_out5 đặt lại j204c_tx_rst_n. Việc đặt lại này xác nhận lại nếu PLL lõi bị khóa và các tín hiệu tx_pma_ready và tx_ready được xác nhận. |
| j204c_rx_rst_n | Nội bộ | Đặt lại liên kết F-Tile JESD204C RX và các lớp truyền tải trong các miền rxlink_clk và rxframe_clk. |
| Đặt lại tín hiệu | Phương hướng | Sự miêu tả |
| Trình sắp xếp lại trình tự 1 cổng reset_out4 đặt lại j204c_rx_rst_n. Việc đặt lại này sẽ xác nhận lại nếu PLL lõi bị khóa và các tín hiệu rx_pma_ready và rx_ready được xác nhận. | ||
| j204c_tx_rst_ack_n | Nội bộ | Đặt lại tín hiệu bắt tay với j204c_tx_rst_n. |
| j204c_rx_rst_ack_n | Nội bộ | Đặt lại tín hiệu bắt tay với j204c_rx_rst_n. |
Hình 8. Sơ đồ thời gian cho Design Examptập tin Reset
Mẫu F-Tile JESD204C Design Example Tín hiệu
Bảng 15. Tín hiệu giao diện hệ thống
| Tín hiệu | Phương hướng | Sự miêu tả |
| Đồng hồ và đặt lại | ||
| mgmt_clk | Đầu vào | Xung nhịp 100 MHz để quản lý hệ thống. |
| reflk_xcvr | Đầu vào | Đồng hồ tham chiếu cho F-tile UX QUAD và System PLL. Tương đương với tốc độ/hệ số dữ liệu là 33. |
| reflk_core | Đầu vào | Đồng hồ tham chiếu PLL lõi. Áp dụng tần số xung nhịp giống như refclk_xcvr. |
| in_sysref | Đầu vào | Tín hiệu SYSREF từ bộ tạo SYSREF bên ngoài để triển khai JESD204C Subclass 1. |
| sysref_out | Đầu ra | Tín hiệu SYSREF để triển khai JESD204C Subclass 1 được tạo bởi thiết bị FPGA cho thiết kế cũample mục đích khởi tạo liên kết chỉ. |
| Tín hiệu | Phương hướng | Sự miêu tả |
| SPI | ||
| spi_SS_n[2:0] | Đầu ra | Tín hiệu chọn nô lệ SPI ở mức thấp đang hoạt động. |
| spi_SCLK | Đầu ra | Đồng hồ nối tiếp SPI. |
| spi_sdio | Đầu vào/Đầu ra | Xuất dữ liệu từ master sang Slave bên ngoài. Nhập dữ liệu từ Slave bên ngoài tới Master. |
| Tín hiệu | Phương hướng | Sự miêu tả |
| Ghi chú:Khi tùy chọn Tạo mô-đun SPI 3 dây được bật. | ||
| spi_MISO
Ghi chú: Khi tùy chọn Tạo mô-đun SPI 3 dây không được bật. |
Đầu vào | Nhập dữ liệu từ Slave bên ngoài tới SPI Master. |
| spi_MOSI
Ghi chú: Khi tùy chọn Tạo mô-đun SPI 3 dây không được bật. |
Đầu ra | Dữ liệu đầu ra từ SPI master tới Slave bên ngoài. |
| Tín hiệu | Phương hướng | Sự miêu tả |
| ADC / DAC | ||
| tx_serial_data[LINK*L-1:0] |
Đầu ra |
Dữ liệu đầu ra nối tiếp tốc độ cao khác biệt tới DAC. Đồng hồ được nhúng trong luồng dữ liệu nối tiếp. |
| tx_serial_data_n[LINK*L-1:0] | ||
| rx_serial_data[LINK*L-1:0] |
Đầu vào |
Dữ liệu đầu vào nối tiếp tốc độ cao khác biệt từ ADC. Đồng hồ được phục hồi từ luồng dữ liệu nối tiếp. |
| rx_serial_data_n[LINK*L-1:0] | ||
| Tín hiệu | Phương hướng | Sự miêu tả |
| I/O mục đích chung | ||
| user_led[3:0] |
Đầu ra |
Cho biết trạng thái của các điều kiện sau:
|
| user_dip[3:0] | Đầu vào | Đầu vào chuyển đổi DIP chế độ người dùng:
|
| Tín hiệu | Phương hướng | Sự miêu tả |
| Ngoài băng tần (OOB) và Trạng thái | ||
| rx_patchk_data_error[LINK-1:0] | Đầu ra | Khi tín hiệu này được xác nhận, nó cho biết trình kiểm tra mẫu đã phát hiện lỗi. |
| rx_link_error[LINK-1:0] | Đầu ra | Khi tín hiệu này được xác nhận, nó cho biết IP JESD204C RX đã xác nhận ngắt. |
| tx_link_error[LINK-1:0] | Đầu ra | Khi tín hiệu này được xác nhận, nó cho biết IP JESD204C TX đã xác nhận ngắt. |
| emb_lock_out | Đầu ra | Khi tín hiệu này được xác nhận, nó cho biết JESD204C RX IP đã đạt được khóa EMB. |
| sh_lock_out | Đầu ra | Khi tín hiệu này được xác nhận, nó cho biết tiêu đề đồng bộ hóa IP JESD204C RX đã bị khóa. |
| Tín hiệu | Phương hướng | Sự miêu tả |
| Truyền phát Avalon | ||
| rx_avst_valid[LINK-1:0] | Đầu vào | Cho biết liệu bộ chuyển đổi cóamptập tin dữ liệu đến lớp ứng dụng là hợp lệ hoặc không hợp lệ.
|
| rx_avst_data[(TOTAL_SAMPLE*N)-1:0
] |
Đầu vào | Bộ chuyển đổiamptập tin dữ liệu tới lớp ứng dụng. |
Mẫu F-Tile JESD204C Design Example Thanh ghi điều khiển
Thiết kế F-Tile JESD204C cũampcác thanh ghi trong khối Điều khiển ED sử dụng địa chỉ byte (32 bit).
Bảng 16. Thiết kế Example Bản đồ địa chỉ
Các thanh ghi khối điều khiển ED 32 bit này nằm trong miền mgmt_clk.
| Thành phần | Địa chỉ |
| IP F-Tile JESD204C TX | 0x000C_0000 – 0x000C_03FF |
| IP F-Tile JESD204C RX | 0x000D_0000 – 0x000D_03FF |
| Kiểm soát SPI | 0x0102_0000 – 0x0102_001F |
| Kiểm soát PIO | 0x0102_0020 – 0x0102_002F |
| Trạng thái PIO | 0x0102_0040 – 0x0102_004F |
| Đặt lại trình tự 0 | 0x0102_0100 – 0x0102_01FF |
| Đặt lại trình tự 1 | 0x0102_0200 – 0x0102_02FF |
| Kiểm soát ED | 0x0102_0400 – 0x0102_04FF |
| Bộ thu phát IP F-Tile JESD204C PHY Reconfig | 0x0200_0000 – 0x023F_FFFF |
Bảng 17. Loại truy cập đăng ký và định nghĩa
Bảng này mô tả loại truy cập đăng ký cho IP Intel FPGA.
| Loại truy cập | Sự định nghĩa |
| RO/V | Phần mềm chỉ đọc (không ảnh hưởng đến việc ghi). Giá trị có thể khác nhau. |
| RW |
|
| RW1C |
|
Bảng 18. Bản đồ địa chỉ điều khiển ED
| Bù lại | Tên đăng ký |
| 0x00 | đầu tiên_ctl |
| 0x04 | đầu tiên_sts0 |
| tiếp tục… | |
| Bù lại | Tên đăng ký |
| 0x10 | rst_sts_ detected0 |
| 0x40 | sysref_ctl |
| 0x44 | sysref_sts |
| 0x80 | tst_ctl |
| 0x8c | tst_err0 |
Bảng 19. Thanh ghi trạng thái và điều khiển khối điều khiển ED
| Byte Bù lại | Đăng ký | Tên | Truy cập | Cài lại | Sự miêu tả |
| 0x00 | đầu tiên_ctl | rst_assert | RW | 0x0 | Đặt lại quyền kiểm soát. [0]: Viết 1 để xác nhận đặt lại. (hw_rst) Viết lại số 0 để xác nhận lại thiết lập lại. [31:1]: Bảo lưu. |
| 0x04 | đầu tiên_sts0 | trạng thái đầu tiên | RO/V | 0x0 | Thiết lập trạng thái. [0]: Trạng thái khóa PLL lõi. [31:1]: Bảo lưu. |
| 0x10 | rst_sts_dete cted0 | đầu tiên_sts_set | RW1C | 0x0 | Trạng thái phát hiện cạnh SYSREF cho trình tạo SYSREF bên trong hoặc bên ngoài. [0]: Giá trị 1 Cho biết cạnh tăng SYSREF được phát hiện cho hoạt động lớp con 1. Phần mềm có thể ghi 1 để xóa bit này nhằm cho phép phát hiện cạnh SYSREF mới. [31:1]: Bảo lưu. |
| 0x40 | sysref_ctl | sysref_contr ol | RW | Đường dẫn dữ liệu song công
|
Điều khiển SYSREF.
Tham khảo Bảng 10 ở trang 17 để biết thêm thông tin về cách sử dụng sổ đăng ký này. |
| Định kỳ: | Ghi chú: Giá trị đặt lại phụ thuộc vào | ||||
| 0x00081 | loại SYSREF và F-Tile | ||||
| Gapped- định kỳ: | Cài đặt tham số đường dẫn dữ liệu IP JESD204C. | ||||
| 0x00082 | |||||
| Dữ liệu TX hoặc RX | |||||
| con đường | |||||
| Một Châu: | |||||
| 0x00000 | |||||
| Định kỳ: | |||||
| 0x00001 | |||||
| Khoảng cách- | |||||
| định kỳ: | |||||
| 0x00002 | |||||
| 0x44 | sysref_sts | sysref_statu s | RO/V | 0x0 | trạng thái SYSREF. Thanh ghi này chứa các cài đặt chu kỳ nhiệm vụ và chu kỳ SYSREF mới nhất của bộ tạo SYSREF bên trong.
Tham khảo Bảng 9 trên trang 16 để biết giá trị pháp lý của chu kỳ nhiệm vụ và chu kỳ SYSREF. |
| tiếp tục… | |||||
| Byte Bù lại | Đăng ký | Tên | Truy cập | Cài lại | Sự miêu tả |
[8:0]: Khoảng thời gian SYSREF.
|
|||||
| 0x80 | tst_ctl | tst_control | RW | 0x0 | Kiểm soát thử nghiệm. Sử dụng thanh ghi này để kích hoạt các mẫu thử nghiệm khác nhau cho trình tạo mẫu và trình kiểm tra. [1:0] = Trường dành riêng [2] = ramp_test_ctl
|
| 0x8c | tst_err0 | tst_error | RW1C | 0x0 | Cờ lỗi cho Link 0. Khi bit là 1'b1, nó chỉ ra rằng đã xảy ra lỗi. Bạn nên giải quyết lỗi trước khi ghi 1'b1 vào bit tương ứng để xóa cờ lỗi. [0] = Lỗi kiểm tra mẫu [1] = tx_link_error [2] = rx_link_error [3] = Lỗi kiểm tra mẫu lệnh [31:4]: Đã đặt trước. |
Lịch sử sửa đổi tài liệu cho F-Tile JESD204C Intel FPGA IP Design Example Hướng dẫn sử dụng
| Phiên bản tài liệu | Phiên bản Intel Quartus Prime | Phiên bản IP | Thay đổi |
| 2021.10.11 | 21.3 | 1.0.0 | Phiên bản phát hành đầu tiên. |
Tài liệu / Tài nguyên
 |
intel F-Tile JESD204C Thiết kế IP Intel FPGA Example [tập tin pdf] Hướng dẫn sử dụng Thiết kế IP Intel FPGA F-Tile JESD204C Examptập tin, F-Tile JESD204C, Intel FPGA IP Design Example, Thiết kế IP ExampLê, Design Example |
