DisplayPort Agilex F-Genteng FPGA IP Desain Example
Guide pamaké
Diropéa pikeun Intel® Quartus® Prime Design Suite: 21.4
IP Vérsi: 21.0.0

DisplayPort Intel FPGA IP Desain Example Gancang Mimitian Guide

Desain DisplayPort Intel® FPGA IP examples pikeun alat Intel Agilex™ F-tile nampilkeun testbench simulasi sareng desain hardware anu ngadukung kompilasi sareng uji hardware.
The DisplayPort Intel FPGA IP nawarkeun ex design handapamples:

• DisplayPort SST loopback paralel tanpa modul Pixel Clock Recovery (PCR) dina laju statik

Lamun anjeun ngahasilkeun ex designample, editor parameter otomatis nyiptakeun files perlu simulate, compile, sarta nguji desain dina hardware.
Catetan: Vérsi software Intel Quartus® Prime 21.4 ngan ngarojong Desain Awal Example pikeun Simulasi, Sintésis, Kompilasi, jeung tujuan analisis Timing. fungsionalitas hardware teu pinuh diverifikasi.
Gambar 1. Pangwangunan Stages

Émbaran patali

• Pituduh Pamaké IP FPGA Intel DisplayPort
• Migrasi ka Intel Quartus Prime Pro Edition

1.1. Struktur Diréktori
Gambar 2. Struktur Diréktori

Tabél 1. Desain Example Komponén

Polder	Files
rtl / inti	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((blok wangunan DP PMA UX)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((blok wangunan DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardware jeung Software Syarat
Intel ngagunakeun hardware jeung software di handap pikeun nguji ex desainample:
Hardware

• Intel Agilex I-Series Development Kit

Parangkat lunak

• Intel Quartus Perdana
• Synopsys * VCL Simulator

1.3. Ngahasilkeun Desain
Anggo pangropéa parameter DisplayPort Intel FPGA IP dina parangkat lunak Intel Quartus Prime pikeun ngahasilkeun ex desainample.
Gambar 3. Ngahasilkeun Aliran Desain

1. Pilih Pakakas ➤ IP Katalog, tur pilih Intel Agilex F-ubin salaku kulawarga alat target.
   Catetan: Desain example ngan ngarojong alat Intel Agilex F-ubin.
2. Dina Katalog IP, panggihan tur ganda-klik DisplayPort Intel FPGA IP. Jandéla Variasi IP Anyar nembongan.
3. Sebutkeun nami tingkat luhur pikeun variasi IP khusus anjeun. Editor parameter nyimpen setelan variasi IP dina a file ngaranna .ip.
4. Anjeun tiasa milih alat Intel Agilex F-ubin anu khusus dina médan Alat, atanapi tetep pilihan parangkat lunak Intel Quartus Prime standar.
5. Pencét OK. Editor parameter nembongan.
6. Konpigurasikeun parameter anu dipikahoyong pikeun TX sareng RX
7. Dina Desain ExampDina tab, pilih DisplayPort SST Parallel Loopback Tanpa PCR.
8. Pilih Simulasi pikeun ngahasilkeun testbench, tur pilih Sintésis pikeun ngahasilkeun ex design hardwareample. Anjeun kedah milih sahenteuna salah sahiji pilihan ieu pikeun ngahasilkeun ex designample files. Upami anjeun milih duanana, waktos generasina langkung panjang.
9. Klik Generate Exampjeung Desain.

1.4. Simulating Desain
Desain DisplayPort Intel FPGA IP example testbench simulates desain loopback serial ti conto TX ka conto RX. Modul generator pola vidéo internal ngajalankeun conto DisplayPort TX sareng kaluaran pidéo conto RX nyambung ka checkers CRC di testbench.
Gambar 4. Desain Aliran Simulasi

1. Buka folder simulator Synopsys tur pilih VCS.
2. Ngajalankeun skrip simulasi.
   Sumber vcs_sim.sh
3. Skrip ngalaksanakeun Quartus TLG, nyusun sareng ngajalankeun testbench dina simulator.
4. Nganalisis hasilna.
   A simulasi suksés ditungtungan make Sumber jeung Tilelep SRC ngabandingkeun.

1.5. Nyusun sareng Simulasi Desain
Gambar 5. Nyusun jeung Simulasi Desain

Pikeun compile tur ngajalankeun test demonstrasi dina ex hardwareampdesain, tuturkeun léngkah ieu:

1. Pastikeun hardware exampgenerasi desain le lengkep.
2. Jalankeun parangkat lunak Intel Quartus Prime Pro Edition sareng buka /quartus/agi_dp_demo.qpf.
3. Klik Processing ➤ Mimitian Kompilasi.
4. Antosan dugi Kompilasi réngsé.

Catetan: Desain example teu functionally pariksa Desain Awal Example on hardware dina release Quartus ieu.
Émbaran patali
Intel Agilex I-Series FPGA Development Kit Guide pamaké

1.6. DisplayPort Intel FPGA IP Desain Example Parameter
meja 2. DisplayPort Intel FPGA IP Desain Example Parameter pikeun Intel Agilex F-ubin Alat

Parameter	Nilai	Katerangan
Sadia Desain Example
Pilih Desain	• Euweuh • DisplayPort SST Paralel Loopback tanpa PCR	Pilih desain example pikeun dihasilkeun. • Euweuh: Taya desain example sadia pikeun pilihan parameter ayeuna • DisplayPort SST Parallel Loopback tanpa PCR: Desain ieu example mendemonstrasikan loopback paralel ti DisplayPort tilelep ka sumber DisplayPort tanpa modul Pamulihan Jam piksel (PCR) mun anjeun ngaktipkeun parameter Video Input Gambar Port.
Desain Example Files
simulasi	Hurung, Pareuman	Hurungkeun pilihan ieu pikeun ngahasilkeun perlu files pikeun testbench simulasi.
Sintésis	Hurung, Pareuman	Hurungkeun pilihan ieu pikeun ngahasilkeun perlu files pikeun kompilasi Intel Quartus Perdana jeung desain hardware.
Dihasilkeun Format HDL
Ngahasilkeun File Formatna	Verilog, VHDL	Pilih format HDL pikaresep Anjeun pikeun ex design dihasilkeunample filenyetél. Catetan: Pilihan ieu ngan nangtukeun format pikeun IP tingkat luhur dihasilkeun files. Kabéh séjén files (misalna example testbenches jeung tingkat luhur files pikeun démo hardware) aya dina format Verilog HDL.
Kit Pangwangunan Target
Pilih Board	• Taya Development Kit • Intel Agilex I-Seri Kit ngembangkeun	Pilih dewan pikeun ex design sasaranample. • Taya Development Kit: Pilihan ieu ngaluarkeun sagala aspék hardware pikeun ex designample. Inti IP nyetél sadaya tugas pin ka pin virtual. • Intel Agilex I-Series FPGA Development Kit: Pilihan ieu otomatis milih alat target proyék pikeun cocog alat dina kit ngembangkeun ieu. Anjeun tiasa ngarobih alat target nganggo parameter Robah Alat Target upami révisi dewan anjeun gaduh varian alat anu béda. Inti IP netepkeun sadaya tugas pin dumasar kana kit pamekaran. Catetan: Desain Awal Example henteu diverifikasi sacara fungsional dina hardware dina sékrési Quartus ieu. • Custom Development Kit: pilihan ieu ngamungkinkeun ex designample pikeun diuji dina kit ngembangkeun pihak katilu kalawan Intel FPGA. Anjeun panginten kedah nyetél tugas pin nyalira.
	Alat target
Robah Alat Target	Hurung, Pareuman	Hurungkeun pilihan ieu sareng pilih varian alat anu dipikaresep pikeun kit pamekaran.

Desain Loopback Paralel Examples

Desain DisplayPort Intel FPGA IP examples demonstrate loopback paralel ti conto DisplayPort RX ka conto DisplayPort TX tanpa modul Pixel Clock Recovery (PCR) dina laju statik.
meja 3. DisplayPort Intel FPGA IP Desain Example pikeun Intel Agilex F-ubin Alat

Desain Example	Penunjukan	Laju Data	Modeu Saluran	Jenis Loopback
DisplayPort SST loopback paralel tanpa PCR	DisplayPort SST	HBR3	Simpléks	Paralel tanpa PCR

2.1. Intel Agilex F-ubin DisplayPort SST Parallel Loopback Fitur Desain
Desain loopback paralel SST examples demonstrate transmisi aliran video tunggal ti DisplayPort tilelep ka sumber DisplayPort tanpa piksel Jam Pamulihan (PCR) dina laju statik.

angka 6. Intel Agilex F-ubin DisplayPort SST Parallel Loopback tanpa PCR

• Dina varian ieu, parameter sumber DisplayPort urang, TX_SUPPORT_IM_ENABLE, diaktipkeun jeung panganteur gambar video dipaké.
• Tilelep DisplayPort nampi video sareng atanapi streaming audio tina sumber pidéo éksternal sapertos GPU sareng ngarobih kana antarmuka pidéo paralel.
• Output pidéo tilelep DisplayPort langsung nyorong antarmuka pidéo sumber DisplayPort sareng dikodekeun kana tautan utama DisplayPort sateuacan dikirim ka monitor.
• IOPLL ngajalankeun tilelep DisplayPort sareng jam pidéo sumber dina frékuénsi tetep.
• Upami DisplayPort tilelep sareng parameter MAX_LINK_RATE sumber dikonpigurasikeun ka HBR3 sareng PIXELS_PER_CLOCK dikonpigurasi ka Quad, jam video dijalankeun dina 300 MHz pikeun ngadukung laju piksel 8Kp30 (1188/4 = 297 MHz).

2.2. Skéma jam
Skéma clocking illustrates domain jam dina DisplayPort Intel FPGA IP design example.
angka 7. Intel Agilex F-ubin DisplayPort Transceiver skéma clocking

meja 4. Sinyal Skéma Clocking

Jam dina diagram	Katerangan
SysPLL refclk	F-ubin System PLL jam rujukan nu bisa wae frékuénsi jam nu bisa dibagi ku System PLL pikeun frékuénsi kaluaran. Dina desain ieu example, system_pll_clk_link sareng rx / tx refclk_link ngabagi refclk SysPLL sami anu 150Mhz. Éta kedah janten jam jalan gratis anu dihubungkeun tina pin jam rujukan transceiver khusus ka port jam input tina Rujukan sareng Sistem PLL Jam IP, sateuacan nyambungkeun port kaluaran anu saluyu sareng DisplayPort Phy Top.
system_pll_clk_link	Frékuénsi kaluaran System PLL minimum pikeun ngadukung sadaya laju DisplayPort nyaéta 320Mhz. Desain ieu example ngagunakeun 900 Mhz (pangluhurna) frékuénsi kaluaran ambéh SysPLL refclk bisa dibagikeun kalawan rx / tx refclk_link nu 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR sareng Tx PLL Link refclk anu tetep ka 150 Mhz pikeun ngadukung sadaya laju data DisplayPort.
rx_ls_clkout/tx Nyaéta clkout	DisplayPort Patalina Speed ​​Jam pikeun jam DisplayPort IP inti. Frékuénsi sarimbag jeung Data Rate ngabagi ku lebar data paralel. Example: Frékuénsi = laju data/lebar data = 8.1G (HBR3) / 40 bit = 202.5 ​​MHz

2.3. Simulasi Testbench
Testbench simulasi simulates DisplayPort TX serial loopback mun RX.
angka 8. DisplayPort Intel FPGA IP simpléks Mode Simulasi Testbench Blok Diagram

meja 5. Komponén Testbench

komponén	Katerangan
Generator Pola Video	Generator ieu ngahasilkeun pola bar warna anu anjeun tiasa ngonpigurasikeun. Anjeun tiasa parameterize timing format video.
Testbench Control	blok ieu ngadalikeun runtuyan test tina simulasi jeung dibangkitkeun sinyal rangsangan perlu inti TX. Blok kontrol testbench ogé maca nilai CRC tina sumber sareng tilelep pikeun ngabandingkeun.
RX Patalina Speed ​​Jam Frékuénsi Checker	Pamariksaan ieu marios upami frekuensi jam pulih RX transceiver cocog sareng laju data anu dipikahoyong.
TX Patalina Speed ​​Jam Frékuénsi Checker	Checker ieu marios upami TX transceiver pulih frékuénsi jam cocog sareng laju data anu dipikahoyong.

Testbench simulasi ngalakukeun verifikasi ieu:
meja 6. Verifikasi Testbench

Kritéria Tés	Verifikasi
• Patalina Pelatihan dina Data Rate HBR3 • Baca DPCD registers mariksa lamun DP Status susunan jeung ukuran duanana TX na RX Patalina Speed ​​frékuénsi.	Ngaintegrasikeun Frequency Checker pikeun ngukur kaluaran frékuénsi jam Link Speed ​​tina transceiver TX sareng RX.
• Jalankeun pola video ti TX ka RX. • Verify CRC pikeun duanana sumber na tilelep mariksa lamun aranjeunna cocog	• Nyambungkeun generator pola video ka Sumber DisplayPort pikeun ngahasilkeun pola video. • kontrol Testbench salajengna maca kaluar duanana Sumber na Tilelep CRC ti DPTX na DPRX registers na compares pikeun mastikeun duanana nilai CRC idéntik. Catetan: Pikeun mastikeun CRC diitung, anjeun kedah ngaktipkeun parameter otomatisasi tés Rojongan CTS.

Sajarah Révisi Dokumén pikeun DisplayPort Intel

Agilex F-ubin FPGA IP Desain Example Guide pamaké

Vérsi Dokumén	Intel Quartus Prime Vérsi	Vérsi IP	Parobahan
2021.12.13	21.4	21.0.0	Pelepasan awal.

Intel Corporation. Sadaya hak disimpen. Intel, logo Intel, sareng merek Intel sanés mangrupikeun mérek dagang Intel Corporation atanapi anak perusahaanna. Intel ngajamin kinerja produk FPGA sareng semikonduktor na kana spésifikasi ayeuna saluyu sareng garansi standar Intel, tapi ngagaduhan hak pikeun ngarobih naon waé produk sareng jasa iraha waé tanpa aya bewara. Intel henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal ti dinyatakeun sapuk sacara tinulis ku Intel. Konsumén Intel disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa.
*Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.
ISO 9001: 2015 didaptarkeun

Vérsi online
Kirim Eupan Balik
UG-20347
ID: 709308
Vérsi: 2021.12.13

Dokumén / Sumberdaya

intel DisplayPort Agilex F-Genteng FPGA IP Desain Example [pdf] Pituduh pamaké DisplayPort Agilex F-Genteng FPGA IP Desain Example, DisplayPort Agilex, F-Genteng FPGA IP Desain Example, F-Genteng FPGA IP Desain, FPGA IP Desain Example, Desain IP Example, Desain IP, UG-20347, 709308

Rujukan

• Manual pamaké