IP FPGA
Desain Example Guide pamaké
F-Genteng 25G Ethernet Intel®
Diropéa pikeun Intel® Quartus®
Perdana Desain Suite: 22.3
IP Vérsi: 1.0.0

Gancang Mimitian Guide

F-tile 25G Ethernet Intel FPGA IP pikeun alat Intel Agilex™ nyadiakeun kamampuhan pikeun ngahasilkeun desain ex.amples pikeun konfigurasi dipilih.
Gambar 1. Desain Example Pamakéan

Struktur Diréktori

angka 2. 25G Ethernet Intel FPGA IP Desain Example Struktur Diréktori

• simulasi files (testbench pikeun simulasi wungkul) lokasina diample_dir>/example_testbench.
• The kompilasi-hijina design example lokasina diample_dir> / compilation_test_design.
• Konfigurasi hardware sareng uji files (desain example di hardware) lokasina diample_dir> / hardware_test_design.

meja 1. Diréktori jeung File Katerangan

File Ngaran	Katerangan
eth_ex_25g.qpf	Proyék Intel Quartus® Prime file.
eth_ex_25g.qsf	Setélan proyék Intel Quartus Prime file.
eth_ex_25g.sdc	Synopsys Desain Konstrain file. Anjeun tiasa nyalin sareng ngarobih ieu file pikeun desain inti 25GbE Intel FPGA IP anjeun sorangan.
eth_ex_25g.v	Desain Verilog HDL tingkat luhur example file. Desain saluran tunggal nganggo Verilog file.
umum/	Desain hardware examprojongan le files.
hwtest/main.tcl	Utama file pikeun ngakses System Console.

Ngahasilkeun Desain Example

Gambar 4. Example Desain Tab dina F-kotak 25G Ethernet Intel FPGA IP Parameter Editor

Turutan léngkah ieu pikeun ngahasilkeun desain hardware example jeung testbench:

1. Dina Intel Quartus Prime Pro Edition, klik File ➤ New Project Wizard pikeun nyieun proyék Quartus Prime anyar, atawa File ➤ Buka Proyék pikeun muka proyék Quartus Prime anu tos aya. Wizard nyarankeun anjeun nangtukeun alat.
2. Dina Katalog IP, panggihan tur pilih 25G Ethernet Intel FPGA IP pikeun Agilex. Jandéla Variasi IP Anyar nembongan.
3. Sebutkeun nami tingkat luhur pikeun variasi IP anjeun teras klik OK. Editor parameter nambihan .ip tingkat luhur file ka proyék ayeuna sacara otomatis. Upami anjeun dipenta pikeun nambahkeun .ip sacara manual file kana proyék, klik Project ➤ Tambah / Cabut Files dina Project pikeun nambahkeun éta file.
4. Dina software Intel Quartus Prime Pro Edition, anjeun kudu milih alat Intel Agilex husus dina widang Alat, atawa tetep alat standar software Intel Quartus Prime proposes.
   Catetan: Desain hardware example nimpa seleksi jeung alat dina dewan target. Anjeun nangtukeun papan target tina menu ex designample pilihan dina Examptab Desain.
5. Pencét OK. Editor parameter nembongan.
6. Dina tab IP, tangtukeun parameter pikeun variasi inti IP anjeun.
7. Dina Example tab Desain, pikeun Example Desain Files, pilih pilihan simulasi keur ngahasilkeun testbench, tur pilih pilihan Sintésis keur ngahasilkeun ex design hardwareample. Ngan Verilog HDL files dihasilkeun.
   Catetan: Inti IP VHDL fungsional henteu sayogi. Sebutkeun Verilog HDL wungkul, pikeun desain inti IP anjeun example.
8. Pikeun Target Development Kit, pilih Agilex I-seri Transceiver-SoC Dev Kit
9. Klik Generate Examptombol Desain le. Pilih Example Desain Diréktori jandela mucunghul.
10. Upami anjeun hoyong ngarobih desain exampjalur diréktori atanapi nami tina standar anu ditampilkeun (alt_e25_f_0_example_design), kotektak ka jalur anyar jeung ngetik ex design anyarample ngaran diréktori (ample_dir>).
11. Pencét OK.

1.2.1. Desain Example Parameter
Tabél 2. Parameter dina Exampjeung Tab Desain

Parameter	Katerangan
Example Desain	Sadia example desain pikeun setélan parameter IP. Ngan saluran tunggal example design dirojong pikeun IP ieu.
Example Desain Files	The files pikeun ngahasilkeun pikeun fase ngembangkeun béda. • simulasi-ngahasilkeun perlu files pikeun simulating examprarancang. • Sintésis-ngahasilkeun sintésis files. Paké ieu files pikeun compile rarancang dina software Intel Quartus Prime Pro Edition pikeun nguji hardware jeung ngalakukeun analisis timing statik.
Ngahasilkeun File Formatna	Format RTL files pikeun simulasi-Verilog.
Pilih Board	hardware dirojong pikeun palaksanaan desain. Nalika anjeun milih papan pamekaran Intel FPGA, anggo alat AGIB027R31B1E2VRO salaku Alat Target pikeun desain ex.ampgenerasi le. Agilex I-seri Transceiver-SoC Dev Kit: pilihan ieu ngidinan Anjeun pikeun nguji ex designample on kit ngembangkeun Intel FPGA IP nu dipilih. Pilihan ieu otomatis milih Alat Target AGIB027R31B1E2VRO. Lamun révisi dewan Anjeun boga kelas alat béda, Anjeun bisa ngarobah alat target. Euweuh: Pilihan ieu teu kaasup aspék hardware pikeun ex designample.

1.3. Ngahasilkeun Tile Files

Generasi Rojongan-Logika mangrupikeun léngkah pra-sintésis anu dianggo pikeun ngahasilkeun ubin anu aya hubunganana files diperlukeun pikeun simulasi jeung desain hardware. Generasi ubin diperyogikeun pikeun sadayana
simulasi desain dumasar-f-kotak. Anjeun kedah ngalengkepan léngkah ieu sateuacan simulasi.

1. Dina ajakan paréntah, arahkeun ka folder compilation_test_design di ex Anjeunamprarancang: cd /compilation_test_design.
2. Jalankeun paréntah di handap ieu: quartus_tlg alt_eth_25g

1.4. Simulating F-ubin 25G Ethernet Intel FPGA IP Desain 
Exampjeung Testbench
Anjeun tiasa nyusun sareng simulasi desain ku ngajalankeun skrip simulasi tina paréntah ajakan.

1. Dina ajakan paréntah, ngarobah testbench simulating diréktori gawé: cdample_dir>/ex_25g/sim.
2. Jalankeun simulasi setelan IP: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

meja 3. Léngkah simulasi Testbench

Simulator	parentah
VCS*	Dina baris paréntah, ngetik sh run_vcs.sh
QuestaSim*	Dina garis paréntah, ngetik vsim -do run_vsim.do -logfile vsim.log Upami Anjeun leuwih resep simulate tanpa bringing up QuestaSim GUI, ngetik vsim -c -do run_vsim.do -logfile vsim.log
Irama -Xcelium*	Dina baris paréntah, ngetik sh run_xcelium.sh

Simulasi anu suksés ditungtungan ku pesen ieu:
Simulasi Lulus. atanapi Testbench lengkep.
Saatos parantosan suksés, anjeun tiasa nganalisis hasil.
1.5. Nyusun sareng Ngonpigurasikeun Desain Example di Hardware
25G Ethernet Intel FPGA IP core parameter redaktur ngidinan Anjeun pikeun compile jeung ngonpigurasikeun ex designample on kit ngembangkeun target.

Pikeun nyusun sareng ngonpigurasikeun desain exampDina hardware, tuturkeun léngkah ieu:

1. Jalankeun software Intel Quartus Prime Pro Edition tur pilih Processing ➤ Start Compilation pikeun nyusun rarancang.
2. Saatos Anjeun ngahasilkeun hiji obyék SRAM file .sof, tuturkeun léngkah ieu pikeun program desain hardware exampdina alat Intel Agilex:
   a. Dina menu Alat, klik Programmer.
   b. Dina Programmer, klik Setup Hardware.
   c. Pilih alat pamrograman.
   d. Pilih sareng tambahkeun papan Intel Agilex kana sési Intel Quartus Prime Pro Edition anjeun.
   e. Pastikeun yén Mode disetel ka JTAG.
   f. Pilih alat Intel Agilex teras klik Tambahkeun Alat. Programmer mintonkeun
   diagram blok sambungan antara alat dina papan Anjeun.
   g. Dina baris kalayan .sof anjeun, pariksa kotak pikeun .sof.
   h. Cék kotak dina kolom Program / Konpigurasikeun.
   abdi. Klik Mimitian.

1.6. Nguji F-ubin 25G Ethernet Intel FPGA IP Hardware Desain Example
Saatos Anjeun compile F-ubin 25G Ethernet Intel FPGA IP core design example jeung ngonpigurasikeun eta dina alat Intel Agilex Anjeun, Anjeun tiasa make Konsol Sistim pikeun program inti IP.
Pikeun ngaktipkeun System Console jeung nguji hardware design example, tuturkeun léngkah ieu:

1. Dina parangkat lunak Intel Quartus Prime Pro Edition, pilih Alat ➤ Sistem
   Alat Debugging ➤ Konsol Sistem pikeun ngaluncurkeun konsol sistem.
2. Dina panel Tcl Console, ketik cd hwtest pikeun ngarobah diréktori ka / hardware_test_design/hwtest.
3. Ketik sumber main.tcl pikeun muka sambungan kana file JTAG tuan.

Turutan prosedur tés dina bagian Hardware Tés tina desain example jeung niténan hasil tés dina Konsol Sistim.

F-kotak 25G Ethernet Desain Example pikeun Alat Intel Agilex

The F-ubin 25G Ethernet design example nunjukkeun solusi Ethernet pikeun alat Intel Agilex nganggo inti 25G Ethernet Intel FPGA IP.
Ngahasilkeun desain example ti Examptab Desain 25G Ethernet Intel FPGA IP editor parameter. Anjeun ogé tiasa milih ngahasilkeun desain nganggo atanapi henteu
fitur Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Fitur

• Ngarojong saluran Ethernet tunggal anu beroperasi dina 25G.
• Ngahasilkeun desain example kalawan fitur RS-FEC.
• Nyadiakeun testbench jeung simulasi Aksara.
• Instantiates F-Tile Rujukan jeung System PLL Jam Intel FPGA IP dumasar kana konfigurasi IP.

2.2. Hardware jeung Software Syarat
Intel ngagunakeun hardware jeung software di handap pikeun nguji ex desainample dina sistem Linux:

• software Intel Quartus Prime Pro Edition.
• Siemens * EDA QuestaSim, Synopsys * VCS, sareng simulator Cadence Xcelium.
• Intel Agilex I-seri Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) pikeun nguji hardware.

2.3. Pedaran Fungsional
The F-ubin 25G Ethernet design example diwangun ku MAC + PCS + varian inti PMA. Diagram blok di handap ieu nunjukkeun komponén desain sareng sinyal tingkat luhur tina varian inti MAC+PCS+PMA dina desain F-tile 25G Ethernet example.
Gambar 5. Blok Diagram-F-ubin 25G Ethernet Desain Example (MAC + PCS + Varian Inti PMA)

2.3.1. Komponén Desain
Tabél 4. Komponén Desain

komponén	Katerangan
F-kotak 25G Ethernet Intel FPGA IP	Diwangun ku MAC, PCS, sareng Transceiver PHY, kalayan konfigurasi ieu: • Varian Inti: MAC+PCS+PMA • Aktipkeun kontrol aliran: Pilihan • Aktipkeun generasi kasalahan link: Pilihan • Aktipkeun passthrough muka konci: Pilihan • Aktipkeun koleksi statistik: Pilihan • Aktipkeun counters statistik MAC: Pilihan • Frékuénsi jam rujukan: 156.25 Pikeun desain exampkalayan fitur RS-FEC, parameter tambahan di handap ieu dikonpigurasi: • Aktipkeun RS-FEC: Pilihan
F-Genteng Rujukan jeung System PLL Jam Intel FPGA IP	Rujukan F-Tile sareng System PLL Clocks Intel FPGA IP parameter editor setélan align sareng sarat F-tile 25G Ethernet Intel FPGA IP. Upami anjeun ngahasilkeun desain example ngagunakeun Ngahasilkeun Example Desain tombol dina editor parameter IP, IP instantiates otomatis. Lamun nyieun ex design soranganample, anjeun kudu sacara manual instantiate IP ieu tur sambungkeun sadayana I / O palabuhan. Kanggo inpo tentang IP ieu, tingal F-Tile Arsitéktur sarta PMA na FEC Direct PHY IP Pituduh pamaké.
Logika klien	Diwangun ku: • Traffic generator, nu dibangkitkeun pakét burst ka 25G Ethernet Intel FPGA IP inti pikeun transmisi. • Monitor lalulintas, nu ngawas pakét burst nu datang ti 25G Ethernet Intel FPGA IP inti.
Sumber jeung Ulikan	Sinyal sumber sareng usik, kalebet sinyal input reset sistem, anu anjeun tiasa dianggo pikeun debugging.

Émbaran patali
F-Tile Arsitéktur sarta PMA na FEC Direct PHY IP Pituduh pamaké

simulasi

Testbench ngirimkeun lalulintas ngaliwatan inti IP, exercising sisi ngirimkeun sarta nampa sisi inti IP.
2.4.1. Testbench
angka 6. Blok Diagram tina F-kotak 25G Ethernet Intel FPGA IP Desain Example Simulasi Testbench

meja 5. Komponén Testbench

komponén	Katerangan
Alat anu diuji (DUT)	The 25G Ethernet Intel FPGA IP inti.
Ethernet Packet generator jeung Packet Monitor	• generator Packet dibangkitkeun pigura jeung ngirimkeun ka DUT. • Packet Monitor monitor TX na RX datapaths tur mintonkeun pigura dina konsol simulator.
F-Genteng Rujukan jeung System PLL Jam Intel FPGA IP	Ngahasilkeun transceiver sareng jam rujukan sistem PLL.

2.4.2. Desain Simulasi Example Komponén
meja 6. F-kotak 25G Ethernet Desain Exampjeung Testbench File Katerangan

File Ngaran	Katerangan
Testbench jeung simulasi Files
basic_avl_tb_top.v	Testbench tingkat luhur file. Testbench instantiates DUT, ngalakukeun konfigurasi Avalon® memori-dipetakeun dina komponén desain jeung logika klien, sarta ngirim jeung narima pakét atawa ti 25G Ethernet Intel FPGA IP.
Skrip Testbench
dituluykeun…

File Ngaran	Katerangan
run_vsim.do	Aksara ModelSim pikeun ngajalankeun testbench.
run_vcs.sh	Aksara Synopsys VCS pikeun ngajalankeun testbench.
run_xcelium.sh	Aksara Cadence Xcelium pikeun ngajalankeun testbench.

2.4.3. Uji Kasus
Kasus uji simulasi ngalaksanakeun tindakan ieu:

1. Instantiates F-ubin 25G Ethernet Intel FPGA IP jeung F-Genteng Rujukan jeung System PLL Jam Intel FPGA IP.
2. Ngantosan jam RX sareng sinyal status PHY netep.
3. Nyitak status PHY.
4. Ngirim sareng nampi 10 data anu sah.
5. Nganalisis hasil. Testbench suksés mintonkeun "Testbench lengkep.".

Di handap ieu sampOutput nunjukkeun hasil uji simulasi anu suksés:

Kompilasi

Turutan prosedur dina Compiling sareng Konfigurasi Desain Example di Hardware pikeun compile jeung ngonpigurasikeun ex designample dina hardware dipilih.
Anjeun tiasa ngira-ngira pamakean sumberdaya sareng Fmax nganggo desain ngan ukur kompilasiample. Anjeun tiasa nyusun desain anjeun nganggo paréntah Start Compilation dina
Menu ngolah dina software Intel Quartus Prime Pro Edition. Kompilasi anu suksés ngahasilkeun kasimpulan laporan kompilasi.
Kanggo inpo nu leuwih lengkep, tingal Kompilasi Desain dina Pituduh Pamaké Intel Quartus Prime Pro Edition.
Émbaran patali

• Nyusun sareng Konfigurasi Desain Example di Hardware dina kaca 7
• Kompilasi Desain Dina Pituduh Pamaké Intel Quartus Prime Pro Edition

2.6. Nguji hardware
Dina desain hardware example, anjeun tiasa program inti IP dina modeu loopback serial internal tur ngahasilkeun lalulintas di sisi ngirimkeun nu puteran deui ngaliwatan sisi narima.
Turutan prosedur dina link informasi patali disadiakeun pikeun nguji ex desainample dina hardware dipilih.
Émbaran patali
Nguji F-ubin 25G Ethernet Intel FPGA IP Hardware Desain Example dina kaca 8
2.6.1. Prosedur Tés
Tuturkeun léngkah ieu pikeun nguji ex designampdina hardware:

1. Sateuacan anjeun ngajalankeun tés hardware pikeun desain ieu exampLe, Anjeun kudu ngareset sistem:
   a. Klik Pakakas ➤ In-System Sources & Probes Editor tool for the default Source and Probe GUI.
   b. Toggle sinyal reset sistem (Sumber [3: 0]) ti 7 ka 8 pikeun nerapkeun resets na balikkeun sinyal reset Sistim deui 7 pikeun ngaleupaskeun sistem tina kaayaan reset.
   c. Ngawas sinyal Probe sarta mastikeun yén statusna sah.
2. Dina konsol sistem, arahkeun ka folder hwtest sareng jalankeun paréntah: source main.tcl pikeun milih file JTAG tuan. Sacara standar, JTAG master dina JTAG ranté dipilih. Pikeun milih JTAG master pikeun alat Intel Agilex, ngajalankeun paréntah ieu: set_jtag <number of appropriate JTAG master>. Misalample: set_jtag 1.
3. Jalankeun paréntah di handap ieu dina konsol sistem pikeun ngamimitian tés loopback serial:

meja 7. Parameter paréntah

Parameter	Katerangan	Example Pamakéan
chkphy_status	Mintonkeun frékuénsi jam sareng status konci PHY.	% chkphy_status 0 # Pariksa status link 0
chkmac_stats	Nembongkeun nilai dina counters statistik MAC.	% chkmac_stats 0 # Mariksa counter statistik mac tina tautan 0
clear_all_stats	Ngabersihan counter statistik inti IP.	% clear_all_stats 0 # Ngabersihan counter statistik tina tautan 0
start_gen	Mimitian generator pakét.	% start_gen 0 # Mimitian generasi pakét dina link 0
stop_gen	Ngeureunkeun generator pakét.	% stop_gen 0 # Stop generasi pakét dina link 0
loop_on	Ngahurungkeun loopback serial internal.	% loop_on 0 # Hurungkeun loopback internal dina link 0
loop_off	Pareuman loopback serial internal.	% loop_off 0 # Pareuman loopback internal dina link 0
reg_read	Mulih nilai register inti IP di .	% reg_read 0x402 # Baca IP CSR ngadaptar di alamat 402 link 0
reg_write	Nulis ka register inti IP di alamat .	% reg_write 0x401 0x1 # Tulis 0x1 kana IP CSR scratch register di alamat 401 link 0

a. Ketik loop_on pikeun ngaktipkeun mode loopback serial internal.
b. Ketik chkphy_status pikeun mariksa status PHY. Status TXCLK, RXCLK, sareng RX kedah gaduh nilai anu sami anu dipidangkeun di handap pikeun tautan anu stabil:

c. Ketik clear_all_stats pikeun ngabersihan TX na RX statistik registers.
d. Ketik start_gen pikeun ngamimitian generasi pakét.
e. Ketik stop_gen pikeun ngeureunkeun generasi pakét.
f. Ketik chkmac_stats pikeun maca TX na RX statistik counters. Pastikeun yén:
abdi. Pigura pakét anu dikirimkeun cocog sareng pigura pakét anu ditampi.
ii. Taya pigura kasalahan narima.
g. Ketik loop_off pikeun mareuman loopback serial internal.
Gambar 7. Sample Test Kaluaran-TX na RX Statistik Counters

Sajarah Révisi Dokumén pikeun F-ubin 25G Ethernet FPGA IP Desain Example Guide pamaké

Vérsi Dokumén	Intel Quartus Prime Vérsi	Vérsi IP	Parobahan
2022.10.14	22.3	1.0.0	Pelepasan awal.

Intel Corporation. Sadaya hak disimpen. Intel, logo Intel, sareng merek Intel sanés mangrupikeun mérek dagang Intel Corporation atanapi anak perusahaanna. Intel ngajamin kinerja produk FPGA sareng semikonduktor na kana spésifikasi ayeuna saluyu sareng garansi standar Intel, tapi ngagaduhan hak pikeun ngarobih naon waé produk sareng jasa iraha waé tanpa aya bewara. Intel henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal ti dinyatakeun sapuk sacara tinulis ku Intel. Konsumén Intel disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa. *Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.
ISO
9001:2015
Kadaptar

Vérsi online
Kirim Eupan Balik
ID: 750200
Vérsi: 2022.10.14

Dokumén / Sumberdaya

intel F-Genteng 25G Ethernet FPGA IP Desain Example [pdf] Pituduh pamaké F-Genteng 25G Ethernet FPGA IP Desain Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, Desain IP Exampleuh, 750200

Rujukan

• Manual pamaké