intel 750856 Bordi i Zhvillimit të Agilex FPGA

Informacioni i produktit

Ky dizajn referencë është për Bordin e Zhvillimit të FPGA të Serisë F Intel Agilex. Ai përdor kontrolluesin e konfigurimit të jashtëm të rikonfigurimit të pjesshëm Intel FPGA IP dhe ka një rajon të thjeshtë PR. Konfigurimi i harduerit të hostit të jashtëm të pajisjes Intel Agilex përbëhet nga një pajisje e jashtme (Helper FPGA), një DUT FPGA dhe dizajni i hostit tuaj të jashtëm. Dizajni i hostit në pajisjen e jashtme është përgjegjës për pritjen e procesit PR. Kunjat PR përdoren për të lidhur të dyja pajisjet dhe mund të jenë hyrje/daljet e çdo përdoruesi.

Udhëzimet e përdorimit të produktit

Konfigurimi i hostit të jashtëm

Për të kryer konfigurimin e hostit të jashtëm, ndiqni këto hapa:

1. Krijo një dizajn pritës në një pajisje të jashtme për të pritur procesin e PR.
2. Lidhni kunjat PR nga pajisja e jashtme me kontrolluesin e konfigurimit të jashtëm me rikonfigurim të pjesshëm Intel FPGA IP në DUT FPGA.
3. Transmetoni të dhënat e konfigurimit nga dizajni i hostit në kunjat e ndërfaqes së transmetimit Intel Agilex Avalon që korrespondojnë me sinjalet e shtrëngimit të duarve PR nga IP.

Rikonfigurim i pjesshëm nëpërmjet funksionimit të kunjave të konfigurimit

Sekuenca e mëposhtme përshkruan funksionimin e rikonfigurimit të pjesshëm nëpërmjet kunjave të konfigurimit:

1. Vendosni pinin pr_kërkesë të lidhur me kontrolluesin e konfigurimit të jashtëm të rikonfigurimit të pjesshëm Intel FPGA IP.
2. IP-ja pohon një sinjal të zënë për të treguar se procesi PR është në progres (opsionale).
3. Nëse sistemi i konfigurimit është gati për një operacion PR, vendoset kunja avst_ready, që tregon se është gati të pranojë të dhëna.
4. Transmetoni të dhënat e konfigurimit PR mbi kunjat avst_data dhe pinin avst_valid, duke ndjekur specifikimet e transmetimit të Avalon për transferimin e të dhënave me presion prapa.
5. Transmetimi ndalon kur pini avst_ready nuk pohohet.
6. Zhvendosni pinin avst_ready për të treguar se nuk kërkohen më të dhëna për operacionin PR.
7. Kontrolluesi i konfigurimit të jashtëm të rikonfigurimit të pjesshëm të Intel FPGA IP ç'afirmon sinjalin e zënë për të treguar fundin e procesit (opsionale).

Rikonfigurim i pjesshëm me anë të kunjave të konfigurimit (Host i jashtëm) Dizajni i referencës

Ky shënim aplikacioni demonstron rikonfigurim të pjesshëm nëpërmjet kunjave të konfigurimit (host i jashtëm) në bordin e zhvillimit të Intel® Agilex® F-Series FPGA.

Dizajni i referencës ka përfunduarview

Tipari i rikonfigurimit të pjesshëm (PR) ju lejon të rikonfiguroni një pjesë të FPGA në mënyrë dinamike, ndërsa dizajni i mbetur FPGA vazhdon të funksionojë. Ju mund të krijoni personalitete të shumta për një rajon të caktuar në dizajnin tuaj që nuk ndikojnë në funksionimin në zonat jashtë këtij rajoni. Kjo metodologji është efektive në sistemet ku funksione të shumta ndajnë në kohë të njëjtat burime të pajisjes FPGA. Versioni aktual i softuerit Intel Quartus® Prime Pro Edition prezanton një rrjedhë të re dhe të thjeshtuar kompilimi për rikonfigurim të pjesshëm. Ky dizajn referencë Intel Agilex përdor kontrolluesin e konfigurimit të jashtëm me rikonfigurim të pjesshëm Intel FPGA IP dhe ka një rajon të thjeshtë PR.

Konfigurimi i harduerit të hostit të jashtëm të pajisjes Intel Agilex

Konfigurimi i hostit të jashtëm

Në konfigurimin e hostit të jashtëm, duhet së pari të krijoni një dizajn pritës në një pajisje të jashtme për të pritur procesin PR, siç tregon Konfigurimi i harduerit të hostit të jashtëm Intel Agilex. Dizajni i hostit transmeton të dhënat e konfigurimit në kunjat e ndërfaqes së transmetimit Intel Agilex Avalon që korrespondojnë me sinjalet e shtrëngimit të duarve PR që vijnë nga kontrolluesi i konfigurimit të jashtëm me rikonfigurim të pjesshëm Intel FPGA IP. Kunjat PR që përdorni për të lidhur të dyja pajisjet mund të jenë çdo hyrje/dalje e disponueshme e përdoruesit.

Sekuenca e mëposhtme përshkruan rikonfigurimin e pjesshëm nëpërmjet funksionimit të kunjave të konfigurimit:

1. Fillimisht vendosni pinin pr_request që është i lidhur me kontrolluesin e konfigurimit të jashtëm të rikonfigurimit të pjesshëm Intel FPGA IP.
2. IP-ja pohon një sinjal të zënë për të treguar se procesi PR është në progres (opsionale).
3. Nëse sistemi i konfigurimit është gati t'i nënshtrohet një operacioni PR, vendoset kunja avst_ready që tregon se është gati të pranojë të dhëna.
4. Filloni të transmetoni të dhënat e konfigurimit PR mbi kunjat avst_data dhe pinin avst_valid, ndërsa vëzhgoni specifikimin e transmetimit të Avalon për transferimin e të dhënave me presion prapa.
5. Transmetimi ndalon sa herë që nuk pohohet kunja e avst_ready.
6. Pas transmetimit të të gjitha të dhënave të konfigurimit, pini avst_ready hiqet për të treguar se nuk kërkohen më të dhëna për funksionimin e PR.
7. Kontrolluesi i konfigurimit të jashtëm të rikonfigurimit të pjesshëm të Intel FPGA IP e ëmbëlson sinjalin e zënë për të treguar fundin e procesit (opsionale).
8. Mund të kontrolloni kunjat pr_done dhe pr_error për të konfirmuar nëse operacioni PR përfundoi me sukses. Nëse ndodh një gabim, siç është dështimi në kontrollin e versionit dhe kontrollin e autorizimit, operacioni PR përfundon.

Informacione të Përafërta

• Kompleti i zhvillimit FPGA i Serisë F Intel Agilex Web Faqe
• Udhëzues përdorimi i Kompletit të Zhvillimit FPGA të Intel Agilex F-Series
• Udhëzuesi i përdoruesit Intel Quartus Prime Pro Edition: Rikonfigurimi i pjesshëm

Rikonfigurim i pjesshëm Kontrolluesi i konfigurimit të jashtëm Intel FPGA IP
Kontrolluesi i konfigurimit të jashtëm të rikonfigurimit të pjesshëm kërkohet të përdorë kunjat e konfigurimit për të transmetuar të dhënat PR për funksionimin PR. Duhet të lidhni të gjitha portat e nivelit të lartë të Kontrolluesit të konfigurimit të jashtëm të rikonfigurimit të pjesshëm Intel FPGA IP me pinin pr_request për të lejuar shtrëngimin e duarve të hostit me menaxherin e pajisjes së sigurt (SDM) nga thelbi. SDM përcakton se cilat lloje të kunjave të konfigurimit duhet të përdoren, sipas cilësimeve tuaja MSEL.

Rikonfigurim i pjesshëm Kontrolluesi i konfigurimit të jashtëm Intel FPGA IP

Rikonfigurim i pjesshëm Cilësimet e parametrave të kontrolluesit të konfigurimit të jashtëm

Parametri	Vlera	Përshkrimi
Aktivizo ndërfaqen e zënë	Aktivizo or Çaktivizo	Ju lejon të aktivizoni ose çaktivizoni ndërfaqen Busy, e cila siguron një sinjal për të treguar se përpunimi PR është në progres gjatë konfigurimit të jashtëm. Cilësimi i parazgjedhur është Çaktivizo.

Rikonfigurim i pjesshëm Portat e kontrolluesit të konfigurimit të jashtëm

Emri i portit	Gjerësia	Drejtimi	Funksioni
pr_kërkesa	1	Input	Tregon se procesi i PR është gati për të filluar. Sinjali është një kanal që nuk është sinkron me asnjë sinjal të orës.
pr_gabim	2	Prodhimi	Tregon një gabim të pjesshëm të rikonfigurimit.: • 2'b01-gabim i përgjithshëm PR • 2'b11-gabim i papajtueshëm i rrjedhës së biteve Këto sinjale janë kanale që nuk janë sinkron me asnjë burim të orës.
pr_bërë	1	Prodhimi	Tregon që procesi i PR ka përfunduar. Sinjali është një kanal që nuk është sinkron me asnjë sinjal të orës.
start_addr	1	Input	Specifikon adresën e fillimit të të dhënave PR në Active Serial Flash. Ju e aktivizoni këtë sinjal duke zgjedhur njërën Avalon®- ST or Serial aktiv për Aktivizo kunjat Avalon-ST ose kunjat serike aktive parametri. Sinjali është një kanal që nuk është sinkron me asnjë sinjal të orës.
rivendosur	1	Input	Sinjali aktiv i rivendosjes së lartë, sinkron.
out_clk	1	Prodhimi	Burimi i orës që gjenerohet nga një oshilator i brendshëm.
i zënë	1	Prodhimi	IP-ja pohon këtë sinjal për të treguar transferimin e të dhënave PR në progres. Ju e aktivizoni këtë sinjal duke zgjedhur Aktivizo për Aktivizo ndërfaqen e zënë parametri.

Kërkesat e dizajnit të referencës

Përdorimi i këtij modeli referencë kërkon sa vijon:

• Instalimi i versionit 22.3 të Intel Quartus Prime Pro Edition me mbështetje për familjen e pajisjeve Intel Agilex.
• Lidhja me bordin e zhvillimit të Intel Agilex F-Series FPGA në stol.
• Shkarkimi i dizajnit p.shampështë në dispozicion në vendndodhjen e mëposhtme: https://github.com/intel/fpga-partial-reconfig.

Për të shkarkuar dizajnin p.shampe:

1. Klikoni Clone ose shkarkoni.
2. Klikoni Shkarko ZIP. Zhzip skedarin fpga-partial-reconfig-master.zip file.
3. Navigoni te nëndosja tutorials/agilex_external_pr_configuration për të hyrë në modelin e referencës.

Dizajni i referencës

Hapat e mëposhtëm përshkruajnë zbatimin e rikonfigurimit të pjesshëm nëpërmjet kunjave të konfigurimit (host i jashtëm) në bordin e zhvillimit të Intel Agilex F-Series FPGA:

• Hapi 1: Fillimi
• Hapi 2: Krijimi i një ndarje të projektimit
• Hapi 3: Caktimi i rajoneve të vendosjes dhe rrugëtimit
• Hapi 4: Shtimi i IP-së së kontrolluesit të konfigurimit të jashtëm të rikonfigurimit të pjesshëm
• Hapi 5: Përcaktimi i Personave
• Hapi 6: Krijimi i rishikimeve
• Hapi 7: Përpilimi i rishikimit bazë
• Hapi 8: Përgatitja e rishikimeve të zbatimit të PR
• Hapi 9: Programimi i Bordit

Hapi 1: Fillimi
Për të kopjuar modelin e referencës files në mjedisin tuaj të punës dhe përpiloni dizajnin e sheshtë blinking_led:

1. Krijoni një direktori në mjedisin tuaj të punës, agilex_pcie_devkit_blinking_led_pr.
2. Kopjoni nën-dosjen e tutorialëve të shkarkuar/agilex_pcie_devkit_blinking_led/flat në drejtori, agilex_pcie_devkit_blinking_led_pr.
3. Në softuerin Intel Quartus Prime Pro Edition, klikoni File ➤ Hapni Projektin dhe zgjidhni blinking_led.qpf.
4. Për të elaboruar hierarkinë e dizajnit të sheshtë, klikoni Processing ➤ Start ➤ Start Analysis & Sinthesis. Përndryshe, në vijën e komandës, ekzekutoni komandën e mëposhtme: quartus_syn blinking_led -c blinking_led

Krijimi i një ndarje të projektimit

Ju duhet të krijoni ndarje të projektimit për çdo rajon PR që dëshironi të rikonfiguroni pjesërisht. Hapat e mëposhtëm krijojnë një ndarje të projektimit për shembullin u_blinking_led.

Krijimi i ndarjeve të projektimit

1. Klikoni me të djathtën në shembullin u_blinking_led në Project Navigator dhe klikoni Design Partition ➤ Reconfigurable. Një ikonë e ndarjes së dizajnit shfaqet pranë çdo shembulli që është caktuar si ndarje.
2. Klikoni Detyrat ➤ Dritarja e Dizajnimit të Ndarjeve. Dritarja shfaq të gjitha ndarjet e projektimit në projekt.
3. Ndryshoni emrin e ndarjes në dritaren e ndarjeve të dizajnit duke klikuar dy herë mbi emrin. Për këtë dizajn referimi, riemërtoni emrin e ndarjes në pr_partition
   • Shënim: Kur krijoni një ndarje, softueri Intel Quartus Prime gjeneron automatikisht një emër ndarjeje, bazuar në emrin e shembullit dhe shtegun e hierarkisë. Ky emër i paracaktuar i ndarjes mund të ndryshojë me çdo shembull.
4. Për të eksportuar rajonin statik të finalizuar nga përpilimi i rishikimit bazë, klikoni dy herë hyrjen për ndarjen rrënjësore në Eksportin e Post Final File kolonë dhe shkruani blinking_led_static. gdb.

Eksportimi i fotografisë përfundimtare të postimit në dritaren e ndarjeve të projektimitVerifikoni që blinking_led.qsf përmban detyrat e mëposhtme, që korrespondojnë me ndarjen tuaj të dizajnit të rikonfigurueshëm:

Informacione të Përafërta
Udhëzuesi i përdoruesit "Krijo ndarje të dizajnit" në Intel Quartus Prime Pro Edition: Rikonfigurim i pjesshëm

Alokimi i rajonit të vendosjes dhe rrugëtimit për një ndarje PR
Për çdo rishikim bazë që krijoni, rrjedha e dizajnit PR vendos thelbin përkatës të personazhit në rajonin tuaj të ndarjes PR. Për të lokalizuar dhe caktuar rajonin PR në planimetrinë e dyshemesë së pajisjes për rishikimin tuaj bazë:

1. Klikoni me të djathtën në shembullin u_blinking_led në Project Navigator dhe kliko Logic Lock Region ➤ Create New Logic Lock Region. Rajoni shfaqet në dritaren Logic Lock Rajons.
2. Rajoni juaj i vendosjes duhet të përfshijë logjikën blinking_led. Zgjidhni rajonin e vendosjes duke vendosur nyjen në Chip Planner. Klikoni me të djathtën mbi emrin e rajonit u_blinking_led në dritaren Logic Lock Regions dhe kliko

Locate Node ➤ Locate në Chip Planner. Rajoni u_blinking_led është i koduar me ngjyra

Vendndodhja e nyjes së planifikuesit të çipave për blinking_led

1. Në dritaren Logic Lock Regions, specifikoni koordinatat e rajonit të vendosjes në kolonën Origjina. Origjina korrespondon me këndin e poshtëm të majtë të rajonit. Për shembullample, për të vendosur një rajon vendosjeje me koordinatat (X1 Y1) si (163 4), specifikoni Origjinën si X163_Y4. Softueri Intel Quartus Prime llogarit automatikisht koordinatat (X2 Y2) (lart-djathtas) për rajonin e vendosjes, bazuar në lartësinë dhe gjerësinë që specifikoni.
   • Shënim: Ky udhëzues përdor koordinatat (X1 Y1) - (163 4), dhe një lartësi dhe gjerësi prej 20 për rajonin e vendosjes. Përcaktoni çdo vlerë për rajonin e vendosjes. Sigurohuni që rajoni të mbulojë logjikën blinking_led.
2. Aktivizo opsionet e rezervuara dhe vetëm bazë.
3. Klikoni dy herë në opsionin Routing Region. Shfaqet kutia e dialogut Logic Lock Routing Region Settings.
4. Zgjidhni Fiks me zgjerim për llojin Routing. Zgjedhja e këtij opsioni cakton automatikisht një gjatësi zgjerimi prej 2.
   • Shënim: Rajoni i rrugëzimit duhet të jetë më i madh se rajoni i vendosjes, për të siguruar fleksibilitet shtesë për montuesin kur motori drejton persona të ndryshëm.

Dritarja e Rajoneve Logic LockVerifikoni që blinking_led.qsf përmban detyrat e mëposhtme, që korrespondojnë me planifikimin tuaj të dyshemesë:

Informacione të Përafërta
"Floorplan the Partial Reconfiguration Design" në Intel Quartus Prime Pro Edition Udhëzuesi i përdorimit: Rikonfigurimi i pjesshëm

Shtimi i kontrolluesit të konfigurimit të jashtëm të rikonfigurimit të pjesshëm Intel FPGA IP
Kontrolluesi i konfigurimit të jashtëm të rikonfigurimit të pjesshëm të Intel FPGA IP ndërfaqet me bllokun e kontrollit Intel Agilex PR për të menaxhuar burimin e bitstream. Ju duhet ta shtoni këtë IP në dizajnin tuaj për të zbatuar konfigurimin e jashtëm. Ndiqni këto hapa për të shtuar kontrolluesin e konfigurimit të jashtëm të rikonfigurimit të pjesshëm
Intel FPGA IP në projektin tuaj:

1. Shkruani Rikonfigurimin e pjesshëm në fushën e kërkimit të Katalogut IP (Vegla ➤ Katalog IP).
2. Klikoni dy herë Rikonfigurimi i pjesshëm i Kontrolluesit të konfigurimit të jashtëm Intel FPGA IP.
3. Në kutinë e dialogut Krijo variant IP, shkruani external_host_pr_ip si File emrin dhe më pas klikoni Krijo. Shfaqet redaktori i parametrave.
4. Për parametrin Aktivizo ndërfaqen e zënë, zgjidhni Çaktivizo (cilësimi i paracaktuar). Kur duhet të përdorni këtë sinjal, mund ta kaloni cilësimin në Aktivizo.

Aktivizo parametrin e ndërfaqes së zënë në redaktuesin e parametrave

1. Klikoni File ➤ Ruani dhe dilni nga redaktori i parametrave pa gjeneruar sistemin. Redaktori i parametrave gjeneron variacionin e IP-së external_host_pr_ip.ip file dhe shton file te projekti blinking_led. AN 991: Rikonfigurim i pjesshëm nëpërmjet kunjave të konfigurimit (Host i jashtëm) Dizajni i referencës 750856 | 2022.11.14 AN 991:
   • Shënim:
   • a. Nëse jeni duke kopjuar external_host_pr_ip.ip file nga drejtoria pr, modifikoni manualisht blinking_led.qsf file për të përfshirë rreshtin e mëposhtëm: set_global_assignment -emri IP_FILE pr_ip.ip
   • b. Vendosni IP_FILE detyrë pas SDC_FILE detyrat (blinking_led. dc) në blinking_led.qsf tuaj file. Ky renditje siguron kufizimin e duhur të bërthamës IP të kontrolluesit të rikonfigurimit të pjesshëm.
   • Shënim: Për të zbuluar orët, .sdc file për IP-në PR duhet të ndjekë çdo .sdc që krijon orët që përdor bërthama IP. Ju lehtësoni këtë porosi duke siguruar që .ip file për thelbin PR IP shfaqet pas çdo .ip files ose .sdc files që përdorni për të përcaktuar këto orë në .qsf file për rishikimin e projektit tuaj Intel Quartus Prime. Për më shumë informacion, referojuni Udhëzuesit të Përdoruesit të Zgjidhjeve IP të Rikonfigurimit të Pjesshëm.

Përditësimi i dizajnit të nivelit të lartë

Për të përditësuar topin.sv file me shembullin PR_IP:

1. Për të shtuar shembullin external_host_pr_ip në modelin e nivelit të lartë, hiqni komentet e blloqeve të kodit të mëposhtëm në top.sv file:

Përcaktimi i Personave
Ky dizajn referencë përcakton tre persona të veçantë për ndarjen e vetme PR. Për të përcaktuar dhe përfshirë personat në projektin tuaj:

1. Krijo tre SystemVerilog files, blinking_led.sv, blinking_led_slow.sv dhe blinking_led_empty.sv në drejtorinë tuaj të punës për tre personat.

Personat e Dizajnit të Referencës

Shënim:

• blinking_led.sv është tashmë i disponueshëm si pjesë e fileju kopjoni nga banesa/nëndirektoria. Ju thjesht mund ta ripërdorni këtë file.
• Nëse krijoni SystemVerilog files nga Intel Quartus Prime Text Editor, çaktivizoni Add file në opsionin aktual të projektit, kur ruani files.

Krijimi i rishikimeve

Rrjedha e projektimit PR përdor veçorinë e rishikimeve të projektit në softuerin Intel Quartus Prime. Dizajni juaj fillestar është rishikimi bazë, ku përcaktoni kufijtë e rajonit statik dhe rajonet e rikonfigurueshme në FPGA. Nga rishikimi bazë, ju krijoni rishikime të shumta. Këto rishikime përmbajnë zbatime të ndryshme për rajonet e PR. Megjithatë, të gjitha rishikimet e zbatimit të PR përdorin të njëjtat rezultate të vendosjes dhe rrugëtimit të nivelit të lartë nga rishikimi bazë. Për të përpiluar një dizajn PR, duhet të krijoni një rishikim të zbatimit të PR për çdo person. Përveç kësaj, ju duhet të caktoni llojet e rishikimeve për secilin nga rishikimet. Llojet e disponueshme të rishikimeve janë:

• Rikonfigurimi i pjesshëm - Baza
• Rikonfigurimi i pjesshëm – Implementimi i Personave

Tabela e mëposhtme liston emrin e rishikimit dhe llojin e rishikimit për secilin prej rishikimeve:

Emrat dhe llojet e rishikimit

Emri i rishikimit	Lloji i rishikimit
blinking_led.qsf	Rikonfigurimi i pjesshëm - Baza
blinking_led_default.qsf	Rikonfigurimi i pjesshëm – Implementimi i Personave
ndezje_led_ngadalshme.qsf	Rikonfigurimi i pjesshëm – Implementimi i Personave
blinking_led_empty.qsf	Rikonfigurimi i pjesshëm – Implementimi i Personave

Vendosja e llojit të rishikimit bazë

1. Klikoni Projekti ➤ Rishikimet.
2. Në Emri i rishikimit, zgjidhni rishikimin blinking_led dhe më pas kliko "Cakto aktuale".
3. Klikoni Apliko. Rishikimi blinking_led shfaqet si rishikimi aktual.
4. Për të vendosur llojin e rishikimit për blinking_led, klikoni Detyrat ➤ Cilësimet ➤ Të përgjithshme.
5. Për llojin e rishikimit, zgjidhni Rikonfigurimin e pjesshëm – Bazë dhe më pas klikoni OK.
6. Verifikoni që blinking_led.qsf tani përmban detyrën e mëposhtme: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Krijimi i rishikimeve të zbatimit

1. Për të hapur kutinë e dialogut Rishikimet, klikoni Projekti ➤ Rishikimet.
2. Për të krijuar një rishikim të ri, klikoni dy herë < >.
3. Në emrin e rishikimit, specifikoni blinking_led_default dhe zgjidhni blinking_led për Bazuar në rishikimin.
4. Për llojin e rishikimit, zgjidhni Rikonfigurimin e pjesshëm – Implementimi i Personave.

Krijimi i rishikimeve

1. Në mënyrë të ngjashme, vendosni llojin e rishikimit për rishikimet blinking_led_slow dhe blinking_led_empty.
2. Verifiko që çdo .qsf file tani përmban caktimin e mëposhtëm: set_global_assignment -emri REVISION_TYPE PR_IMPL set_instance_assignment -emri ENTITY_REBINDING \ place_holder -to u_blinking_led ku, place_holder është emri i parazgjedhur i entitetit për rishikimin e sapokrijuar të zbatimit të PR.

Rishikimet e projektit

Përpilimi i rishikimit bazë

1. Për të përpiluar rishikimin bazë, klikoni Processing ➤ Start Compilation. Përndryshe, komanda e mëposhtme përpilon rishikimin bazë: quartus_sh –flow compile blinking_led -c blinking_led
2. Inspektoni bitstream files që gjenerojnë në dalje_filedrejtoria s.

Gjeneruar Files

Emri	Lloji	Përshkrimi
vezullues_led.sof	Programimi bazë file	Përdoret për konfigurimin e bazës me çip të plotë
blinking_led.pr_partition.rbf	PR bitstream file për personazh bazë	Përdoret për rikonfigurimin e pjesshëm të personazhit bazë.
blinking_led_static.qdb	.qdb database file	Baza e të dhënave e përfunduar file përdoret për të importuar rajonin statik.

Informacione të Përafërta

• "Floorplan the Partial Reconfiguration Design" në Intel Quartus Prime Pro Edition Udhëzuesi i përdorimit: Rikonfigurimi i pjesshëm
• Udhëzuesi i përdoruesit "Aplikimi i kufizimeve të planit të dyshemesë" në Intel Quartus Prime Pro Edition: Rikonfigurimi i pjesshëm

Përgatitja e rishikimeve të zbatimit të PR
Ju duhet të përgatitni rishikimet e zbatimit të PR përpara se të mund të përpiloni dhe gjeneroni bitstream-in PR për programimin e pajisjes. Ky konfigurim përfshin shtimin e rajonit statik .qdb file si burim file për çdo rishikim të zbatimit. Për më tepër, duhet të specifikoni entitetin përkatës të rajonit PR.

1. Për të vendosur rishikimin aktual, klikoni Project ➤ Revisions, zgjidhni blinking_led_default si emrin e rishikimit dhe më pas klikoni Set Current.
2. Për të verifikuar burimin e saktë për çdo rishikim të zbatimit, klikoni Projektin ➤ Shto/Hiq Files në Projekt. Blinking_led.sv file shfaqet në file listë.

Files Faqe

1. Përsëritni hapat 1 deri në 2 për të verifikuar burimin tjetër të rishikimit të zbatimit files:

Emri i rishikimit të zbatimit	Burimi File
blinking_led_default	blinking_led.sv
vezullues_led_bosh	blinking_led_empty.sv
pulsues_led_ngadalë	blinking_led_slow.sv

1. Për të verifikuar .qdb file lidhur me ndarjen rrënjë, klikoni Assignments ➤ Design Partitions Window. Konfirmo që Baza e të Dhënave të Ndarjes File specifikon blinking_led_static.qdb file, ose klikoni dy herë në bazën e të dhënave të ndarjes File qelizë për të specifikuar këtë file. Përndryshe, komanda e mëposhtme e cakton këtë file: set_instance_assignment -emri QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
2. Në qelizën Entity Re-binding, specifikoni emrin e entitetit të secilës ndarje PR që ndryshoni në rishikimin e zbatimit. Për rishikimin e zbatimit blinking_led_default, emri i entitetit është blinking_led. Në këtë tutorial, ju mbishkruani shembullin u_blinking_led nga përpilimi i rishikimit bazë me entitetin e ri blinking_led.

Shënim: Një caktim rilidhja e entitetit të mbajtësit të vendit i shtohet automatikisht rishikimit të zbatimit. Sidoqoftë, duhet të ndryshoni emrin e paracaktuar të entitetit në detyrë në një emër të përshtatshëm entiteti për dizajnin tuaj.

Emri i rishikimit të zbatimit	Ri-lidhja e entitetit
blinking_led_default	vezullues_led
pulsues_led_ngadalë	pulsues_led_ngadalë
vezullues_led_bosh	vezullues_led_bosh

Rilidhja e entitetit

1. Për të përpiluar dizajnin, klikoni Processing ➤ Start Compilation. Përndryshe, komanda e mëposhtme përpilon këtë projekt: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Përsëritni hapat e mësipërm për të përgatitur rishikimet blinking_led_slow dhe blinking_led_empty: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Shënim: Ju mund të specifikoni çdo cilësim specifik Fitter që dëshironi të aplikoni gjatë përpilimit të zbatimit të PR. Cilësimet specifike të montimit ndikojnë vetëm në përshtatjen e personit, pa ndikuar në rajonin statik të importuar.

Programimi i Bordit
Ky udhëzues përdor një tabelë zhvillimi Intel Agilex F-Series FPGA në stol, jashtë slotit PCIe* në kompjuterin tuaj pritës. Përpara se të programoni bordin, sigurohuni që të keni përfunduar hapat e mëposhtëm:

1. Lidheni furnizimin me energji elektrike me bordin e zhvillimit të Intel Agilex F-Series FPGA.
2. Lidhni kabllon e shkarkimit Intel FPGA midis portës USB të kompjuterit tuaj dhe portës së kabllos së shkarkimit Intel FPGA në bordin e zhvillimit.

Për të ekzekutuar dizajnin në bordin e zhvillimit të Intel Agilex F-Series FPGA:

1. Hapni softuerin Intel Quartus Prime dhe klikoni Tools ➤ Programmer.
2. Në Programues, klikoni Hardware Setup dhe zgjidhni USB-Blaster.
3. Klikoni "Zbulimi automatik" dhe zgjidhni pajisjen, AGFB014R24AR0.
4. Klikoni OK. Softueri Intel Quartus Prime zbulon dhe përditëson Programuesin me tre pajisjet FPGA në tabelë.
5. Zgjidhni pajisjen AGFB014R24AR0, klikoni Ndrysho File dhe ngarkoni blinking_led_default.sof file.
6. Aktivizo Programin/Konfigurimin për blinking_led_default.sof file.
7. Klikoni Start dhe prisni që shiriti i progresit të arrijë 100%.
8. Vëzhgoni LED-të në tabelë duke ndezur me të njëjtën frekuencë si modeli origjinal i sheshtë.
9. Për të programuar vetëm rajonin PR, kliko me të djathtën në blinking_led_default.sof file në Programues dhe klikoni Add PR Programming File.
10. Zgjidhni blinking_led_slow.pr_partition.rbf file.
11. Çaktivizo Programin/Konfigurimin për blinking_led_default.sof file.
12. Aktivizo Programin/Konfigurimin për blinking_led_slow.pr_partition.rbf file dhe klikoni Start. Në tabelë, shikoni LED[0] dhe LED[1] që vazhdojnë të pulsojnë. Kur shiriti i përparimit arrin 100%, LED[2] dhe LED[3] pulsojnë më ngadalë.
13. Për të riprogramuar rajonin PR, kliko me të djathtën në .rbf file në Programues dhe klikoni Change PR Programing File.
14. Zgjidhni .rbf files që dy personat e tjerë të vëzhgojnë sjelljen në tabelë. Po ngarkohet blinking_led_default.rbf file bën që LED të pulsojnë në një frekuencë specifike dhe ngarkon blinking_led_empty.rbf file bën që LED të qëndrojnë të ndezur.

Programimi i Bordit të Zhvillimit të Intel Agilex F-Series FPGARrjedha e testimit të harduerit

Sekuencat e mëposhtme përshkruajnë rrjedhën e testimit të harduerit të dizajnit të referencës.
Konfigurimi i harduerit të hostit të jashtëm të pajisjes Intel Agilex

Programoni Helper FPGA (Host i jashtëm)
Sekuenca e mëposhtme përshkruan programimin e ndihmës FPGA që funksionon si host i jashtëm i procesit PR:

1. Specifikoni cilësimin e ndërfaqes së transmetimit Avalon që korrespondon me modalitetin që zgjidhni (x8, x16 ose x32).
2. Inicializoni platformën duke programuar ndihmësin FPGA duke përdorur programuesin Intel Quartus Prime dhe kabllon e konfigurimit të lidhur.
3. Duke përdorur ndihmësin FPGA, lexoni sinjalet CONF_DONE dhe AVST_READY. CONF_DONE duhet të jetë 0, AVST_READY duhet të jetë 1. Logjika e lartë në këtë pin tregon se SDM është gati të pranojë të dhëna nga një host i jashtëm. Ky dalje është pjesë e I/O SDM.

Shënim: Pini CONF_DONE sinjalizon një host të jashtëm që transferimi i bitstream është i suksesshëm. Përdorni këto sinjale vetëm për të monitoruar procesin e plotë të konfigurimit të çipit. Referojuni udhëzuesit të përdorimit të konfigurimit të Intel Agilex për më shumë informacion mbi këtë kunj.

Programoni DUT FPGA me çip të plotë SOF nëpërmjet hostit të jashtëm Sekuenca e mëposhtme përshkruan programimin e DUT FPGA me çipin e plotë SRAM Object File (.sof) duke përdorur ndërfaqen e transmetimit të hostit Avalon:

1. Shkruani bitstream-in e plotë të çipit në memorien e jashtme DDR4 të ndihmësit FPGA (host i jashtëm).
2. Konfiguro DUT FPGA me çipin e plotë .sof duke përdorur ndërfaqen e transmetimit Avalon (x8, x16, x32).
3. Lexoni statusin e sinjaleve të konfigurimit DUT FPGA. CONF_DONE duhet të jetë 1, AVST_READY duhet të jetë 0.

Specifikimet e kohës: Rikonfigurim i pjesshëm i kontrolluesit të jashtëm Intel FPGA IP

Programoni DUT FPGA me Personan e Parë nëpërmjet Host të Jashtëm

1. Aplikoni ngrirjen në rajonin e synuar PR në DUT FPGA.
2. Duke përdorur Intel Quartus Prime System Console, kërkoni pr_kërkesën për të nisur rikonfigurimin e pjesshëm. AVST_READY duhet të jetë 1.
3. Shkruani bitstream-in e parë të personazhit PR në memorien e jashtme DDR4 të ndihmësit FPGA (host i jashtëm).
4. Duke përdorur ndërfaqen e transmetimit Avalon (x8, x16, x32), rikonfiguroni DUT FPGA me bitstream-in e parë të personit.
5. Për të monitoruar statusin PR, klikoni Tools ➤ System Console për të hapur System Console. Në System Console, monitoroni statusin PR:
   • pr_error është 2 - rikonfigurimi në proces.
   • pr_error është 3 - rikonfigurimi ka përfunduar.
6. Aplikoni shkrirjen në rajonin PR në DUT FPGA.

Shënim: Nëse ndodh një gabim gjatë funksionimit të PR, siç është dështimi në kontrollin e versionit ose kontrollin e autorizimit, operacioni PR përfundon.

Informacione të Përafërta

• Udhëzuesi i përdoruesit për konfigurimin e Intel Agilex
• Udhëzuesi i përdorimit të Intel Quartus Prime Pro Edition: Veglat e korrigjimit

Historia e rishikimit të dokumentit për AN 991: Rikonfigurim i pjesshëm nëpërmjet kunjave të konfigurimit (host i jashtëm) Dizajni i referencës për bordin e zhvillimit të FPGA të Serisë F Intel Agilex

Versioni i dokumentit	Versioni i Intel Quartus Prime	Ndryshimet
2022.11.14	22.3	• Lëshimi fillestar.

AN 991: Rikonfigurim i pjesshëm përmes kunjave të konfigurimit (host i jashtëm) Dizajni i referencës: për Bordin e Zhvillimit të FPGA të Serisë F Intel Agilex

Përgjigjet për pyetjet më të shpeshta:

• Q Çfarë është PR nëpërmjet kunjave të konfigurimit?
• A Konfigurimi i hostit të jashtëm në faqen 3
• Q Çfarë më nevojitet për këtë model referimi?
• A Kërkesat e dizajnit të referencës në faqen 6
• Q Ku mund ta marr dizajnin e referencës?
• A Kërkesat e dizajnit të referencës në faqen 6
• Q Si mund të kryej PR nëpërmjet konfigurimit të jashtëm?
• A Përshkrim i Dizajnit të Referencës në faqen 6
• Q Çfarë është një personazh PR?
• A Përcaktimi i Personave në faqen 11
• Q Si mund ta programoj bordin?
• A Programoni Bordin në faqen 17
• Q Cilat janë çështjet dhe kufizimet e njohura të PR?
• A Forumet mbështetëse të Intel FPGA: PR
• Q A keni trajnime për PR?
• A Katalogu i trajnimeve teknike Intel FPGA

Versioni Online Dërgo koment

• ID: 750856
• Versioni: 2022.11.14

Dokumentet / Burimet

Intel 750856 Bordi i Zhvillimit të Agilex FPGA [pdfUdhëzuesi i përdoruesit 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Referencat

• Manuali i Përdoruesit