DisplayPort Agilex F-Tile FPGA IP Дизајн Прample
Упатство за употреба
Ажурирано за Intel® Quartus® Prime Design Suite: 21.4
IP верзија: 21.0.0

DisplayPort Intel FPGA IP Дизајн ПрampВодич за брз почеток

Дизајнот на DisplayPort Intel® FPGA IP на прampлес за уредите со F-плочка Intel Agilex™ имаат симулирачка тест маса и хардверски дизајн кој поддржува компилација и хардверско тестирање.
DisplayPort Intel FPGA IP го нуди следниот дизајн на прamples:

• DisplayPort SST паралелно повратно јамка без модул за враќање на часовникот на пиксели (PCR) со статична брзина

Кога генерирате дизајн на прample, уредувачот на параметри автоматски го креира fileНеопходно е да се симулира, компајлира и тестира дизајнот во хардвер.
Забелешка: Верзијата на софтверот Intel Quartus® Prime 21.4 поддржува само прелиминарен дизајн Прample за цели на симулација, синтеза, компилација и анализа на времето. Хардверската функционалност не е целосно потврдена.
Слика 1. Развој Сtages

Поврзани информации

• Упатство за корисникот DisplayPort Intel FPGA IP
• Мигрирање во Intel Quartus Prime Pro Edition

1.1. Структура на директориумот
Слика 2. Структура на директориумот

Табела 1. Дизајн ПрampЛе Компоненти

Папки	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((ДП PMA UX градежен блок)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((ДП PMA UX градежен блок)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Барања за хардвер и софтвер
Интел го користи следниот хардвер и софтвер за тестирање на дизајнот на прampле:
Хардвер

• Комплет за развој на Intel Agilex I-Series

Софтвер

• Intel Quartus Prime
• Synopsys* VCL Simulator

1.3. Генерирање на дизајнот
Користете го уредувачот на параметрите DisplayPort Intel FPGA IP во софтверот Intel Quartus Prime за да го генерирате дизајнот на прampле.
Слика 3. Генерирање на протокот на дизајн

1. Изберете Tools ➤ IP Catalog и изберете Intel Agilex F-плочка како целна фамилија уреди.
   Забелешка: Дизајнот прampПоддржува само уреди со F-плочка Intel Agilex.
2. Во каталогот IP, лоцирајте и кликнете двапати на DisplayPort Intel FPGA IP. Се појавува прозорецот New IP Variation.
3. Наведете име на највисоко ниво за вашата сопствена варијација на IP. Уредувачот на параметри ги зачувува поставките за варијација на IP во a file именуван .ip.
4. Може да изберете специфичен уред со F-плочка Intel Agilex во полето Уред или да го задржите стандардниот избор на софтверски уред Intel Quartus Prime.
5. Кликнете на ОК. Се појавува уредувачот на параметри.
6. Конфигурирајте ги саканите параметри и за TX и за RX
7. На дизајнот прampтабот le, изберете DisplayPort SST Parallel Loopback Without PCR.
8. Изберете Simulation за да ја генерирате тест-клупата и изберете Synthesis за да го генерирате дизајнот на хардверот на прampле. Мора да изберете барем една од овие опции за да го генерирате дизајнот прample fileс. Ако ги изберете двете, времето за генерирање е подолго.
9. Кликнете Generate Exampле Дизајн.

1.4. Симулирање на дизајнот
Дизајнот на DisplayPort Intel FPGA IP на прample testbench симулира сериски дизајн на јамка од пример TX до пример RX. Внатрешен модул за генерирање на видео шаблони го придвижува примерот DisplayPort TX, а видео излезот на примерот RX се поврзува со дама CRC во тест-клупата.
Слика 4. Проток на симулација на дизајн

1. Одете во папката Synopsys симулатор и изберете VCS.
2. Изврши скрипта за симулација.
   Извор vcs_sim.sh
3. Скриптата го изведува Quartus TLG, ја компајлира и стартува тест-бенч во симулаторот.
4. Анализирајте го резултатот.
   Успешната симулација завршува со споредба на Source и Sink SRC.

1.5. Составување и симулирање на дизајнот
Слика 5. Составување и симулирање на дизајнот

Да се ​​состави и изврши демонстративен тест на хардверот прampза дизајн, следете ги овие чекори:

1. Обезбедете хардвер прampгенерирањето на дизајнот е завршено.
2. Стартувајте го софтверот Intel Quartus Prime Pro Edition и отворете /quartus/agi_dp_demo.qpf.
3. Кликнете на Обработка ➤ Започнете со компилација.
4. Почекајте додека не заврши компилацијата.

Забелешка: Дизајнот прampне функционално го потврдува идеен дизајн Прampле на хардвер во ова издание на Quartus.
Поврзани информации
Упатство за корисникот на комплетот за развој на FPGA на Intel Agilex I-Series

1.6. DisplayPort Intel FPGA IP Дизајн Прample Параметри
Табела 2. Дизајн на IP ДисплејПорт Intel FPGA ПрampПараметри за уред со F-плочка Intel Agilex

Параметар	Вредност	Опис
Достапен дизајн прample
Изберете Дизајн	• Ништо • DisplayPort SST Parallel Loopback без PCR	Изберете го дизајнот на прampда се генерира. • Нема: Нема дизајн прample е достапна за тековниот избор на параметри • DisplayPort SST Parallel Loopback без PCR: Овој дизајн прampго демонстрира паралелното враќање на јамката од приливот на DisplayPort до изворот на DisplayPort без модул за враќање на часовникот на пиксели (PCR) кога ќе го вклучите параметарот Овозможи видео влезна порта за слика.
Дизајн Прample Files
Симулација	Вклучено исклучено	Вклучете ја оваа опција за да го генерирате потребното files за симулациската маса за тестирање.
Синтеза	Вклучено исклучено	Вклучете ја оваа опција за да го генерирате потребното files за компилација на Intel Quartus Prime и дизајн на хардвер.
Генериран HDL формат
Генерирајте File Формат	Verilog, VHDL	Изберете го претпочитаниот HDL формат за генерираниот дизајн на прample fileсет. Забелешка: Оваа опција само го одредува форматот за генерираната IP IP на највисоко ниво fileс. Сите други files (на прample testbenches и највисоко ниво files за хардверска демонстрација) се во Verilog HDL формат.
Комплет за развој на цели
Изберете Табла	• Нема комплет за развој • Intel Agilex I-Series Комплет за развој	Изберете ја таблата за целниот дизајн на прampле. • Без развојен комплет: оваа опција ги исклучува сите хардверски аспекти за дизајнот на прampле. IP-јадрото ги поставува сите доделувања на пинови на виртуелни пинови. • Интел Agilex I-Series FPGA Development Kit: оваа опција автоматски го избира целниот уред на проектот за да одговара на уредот на овој развојен комплет. Може да го промените целниот уред користејќи го параметарот Промени цел уред ако ревизијата на вашата табла има различна варијанта на уред. IP-јадрото ги поставува сите задачи на пиновите според комплетот за развој. Забелешка: Идеен проект Прample не е функционално потврдена на хардвер во ова издание на Quartus. • Прилагоден комплет за развој: оваа опција дозволува дизајнот прampда се тестира на комплет за развој од трета страна со Intel FPGA. Можеби ќе треба сами да ги поставите задачите на пиновите.
	Целен уред
Променете го целниот уред	Вклучено исклучено	Вклучете ја оваа опција и изберете ја претпочитаната варијанта на уред за развојниот комплет.

Паралелен дизајн со јамка Прampлес

Дизајнот на DisplayPort Intel FPGA IP на прampлес демонстрираат паралелен повратен повраток од примерот на DisplayPort RX до примерот на DisplayPort TX без модул за враќање на часовникот на пиксели (PCR) со статична брзина.
Табела 3. Дизајн на IP ДисплејПорт Intel FPGA Прample за Intel Agilex F-плочка уред

Дизајн Прample	Означување	Стапка на податоци	Режим на канал	Тип на враќање на јамката
DisplayPort SST паралелно повратно јамка без PCR	DisplayPort SST	HBR3	Симплекс	Паралелно без PCR

2.1. Карактеристики на дизајнирање на паралелен повратен јамка на Intel Agilex F-плочка DisplayPort SST
SST паралелен дизајн на јамка прampлес го демонстрираат преносот на еден видео поток од DisplayPort sink до изворот DisplayPort без Pixel Clock Recovery (PCR) со статичка брзина.

Слика 6. Интел Агилекс F-плочка DisplayPort SST Паралелно враќање на јамката без PCR

• Во оваа варијанта, параметарот на изворот DisplayPort, TX_SUPPORT_IM_ENABLE, е вклучен и се користи интерфејсот за видео-слика.
• Лавабото DisplayPort прима видео и или аудио стриминг од надворешен видео извор како што е графичкиот процесор и го декодира во паралелен видео интерфејс.
• Видео-излезот на мијалникот DisplayPort директно го придвижува изворниот видео интерфејс на DisplayPort и се шифрира на главната врска на DisplayPort пред да се пренесе на мониторот.
• IOPLL ги придвижува и мијалникот DisplayPort и изворните видео часовници со фиксна фреквенција.
• Ако потоне DisplayPort и параметарот MAX_LINK_RATE на изворот е конфигуриран на HBR3 и PIXELS_PER_CLOCK е конфигуриран на Quad, видео часовникот работи на 300 MHz за да поддржува брзина на пиксели од 8Kp30 (1188/4 = 297 MHz).

2.2. Шема за такт
Шемата за тактирање ги илустрира домените на часовникот во дизајнот на DisplayPort Intel FPGA IP, пр.ampле.
Слика 7. Шема за тактирање на примопредавател на примопредавател на Intel Agilex F-плочка

Табела 4. Сигнали на шема на такт

Часовник во дијаграмот	Опис
SysPLL refclk	F-плочка System PLL референтен часовник кој може да биде која било фреквенција на часовникот што може да се дели со System PLL за таа излезна фреквенција. Во овој дизајн прample, system_pll_clk_link и rx/tx refclk_link го споделува истиот SysPLL refclk кој е 150 Mhz. Тоа мора да биде бесплатен работен часовник кој е поврзан од посветен игла на референтниот часовник на трансиверот до влезниот часовник на референтната IP и System PLL Clocks IP, пред да ја поврзете соодветната излезна порта со DisplayPort Phy Top.
system_pll_clk_link	Минималната излезна фреквенција на System PLL за поддршка на целата стапка на DisplayPort е 320 Mhz. Овој дизајн прample користи 900 Mhz (највисока) излезна фреквенција, така што SysPLL refclk може да се сподели со rx/tx refclk_link што е 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR и Tx PLL Link refclk што е фиксирано на 150 Mhz за да ја поддржи целата стапка на податоци на DisplayPort.
rx_ls_clkout/tx Е clkout	DisplayPort Поврзете го часовникот за брзина со јадрото DisplayPort IP. Фреквенција еквивалентна на Брзина на податоци дели со паралелна ширина на податоците. Exampле: Фреквенција = брзина на податоци/широчина на податоците = 8.1 G (HBR3) / 40 бита = 202.5 ​​Mhz

2.3. Симулациски тестбенч
Тестната маса за симулација го симулира серискиот повратен циклус на DisplayPort TX во RX.
Слика 8. Блок дијаграм на тест-бенч за симулација на режимот за симулација DisplayPort Intel FPGA IP Simplex

Табела 5. Компоненти на тест-бенч

Компонента	Опис
Генератор на видео шаблони	Овој генератор произведува обрасци на лента во боја што можете да ги конфигурирате. Можете да го параметрирате времето на видео формат.
Контрола на тест бенч	Овој блок ја контролира тест секвенцата на симулацијата и ги генерира потребните стимулативни сигнали до јадрото TX. Контролниот блок на тест-бенч исто така ја чита вредноста на CRC и од изворот и од мијалникот за да направи споредби.
Проверка на фреквенција на часовникот за брзина на врската RX	Овој проверувач проверува дали обновената фреквенција на часовникот RX примопредавател се совпаѓа со саканата брзина на податоци.
Проверка на фреквенција на часовникот за брзина на TX линк	Овој проверувач проверува дали обновената фреквенција на часовникот TX примопредавател се совпаѓа со саканата брзина на податоци.

Тестната маса за симулација ги прави следните проверки:
Табела 6. Проверки на тест-бенч

Критериуми за тестирање	Верификација
• Поврзете обука со стапка на податоци HBR3 • Читајте ги регистрите DPCD за да проверите дали DP Status ја поставува и мери фреквенцијата на брзината на врската TX и RX.	Интегрира проверка на фреквенцијата за мерење на излезната фреквенција на часовникот за брзина на врска од TX и RX трансиверот.
• Стартувај видео шема од TX до RX. • Потврдете го CRC и за изворот и за мијалникот за да проверите дали се совпаѓаат	• Го поврзува генератор на видео шаблони со изворот DisplayPort за да ја генерира видео шемата. • Контролата на тест-бенч потоа ги чита и Source и Sink CRC од регистрите DPTX и DPRX и се споредува за да се осигура дека двете вредности на CRC се идентични. Забелешка: За да се осигурате дека CRC е пресметан, мора да го овозможите параметарот за автоматизација на тестот за поддршка CTS.

Историја на ревизии на документи за DisplayPort Intel

Agilex F-плочка FPGA IP Дизајн ПрampУпатство за употреба

Верзија на документ	Интел Quartus Prime верзија	IP верзија	Промени
2021.12.13	21.4	21.0.0	Почетно ослободување.

Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира извршување на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги.
*Други имиња и брендови може да се бараат како сопственост на други.
ISO 9001: 2015 Регистриран

Онлајн верзија
Испрати повратни информации
UG-20347
ИД: 709308
Верзија: 2021.12.13

Документи / ресурси

intel DisplayPort Agilex F-Tile FPGA IP Дизајн Прample [pdf] Упатство за корисникот DisplayPort Agilex F-Tile FPGA IP Дизајн Прample, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-плочка FPGA IP дизајн, FPGA IP дизајн Прample, IP Дизајн Прample, IP дизајн, UG-20347, 709308

Референци

• Упатство за употреба