កំណត់ចំណាំការចេញផ្សាយ IP របស់ Intel Interlaken ជំនាន់ទី 2 FPGA
Interlaken (ជំនាន់ទី 2) Intel® FPGA IP Release Notes
ប្រសិនបើចំណាំចេញផ្សាយមិនមានសម្រាប់កំណែស្នូល IP ជាក់លាក់ទេ ស្នូល IP មិនមានការផ្លាស់ប្តូរនៅក្នុងកំណែនោះ។ សម្រាប់ព័ត៌មានស្តីពីការចេញផ្សាយការអាប់ដេត IP ដល់ v18.1 សូមយោងទៅលើ Intel Quartus Prime Design Suite Update Release Notes។ កំណែ Intel® FPGA IP ត្រូវគ្នានឹងកំណែកម្មវិធី Intel Quartus® Prime Design Suite រហូតដល់ v19.1 ។ ចាប់ផ្តើមនៅក្នុង Intel Quartus Prime Design Suite កំណែ 19.2, Intel FPGA IP មានគ្រោងការណ៍កំណែថ្មី។ លេខ Intel FPGA IP version (XYZ) អាចផ្លាស់ប្តូរជាមួយនឹងកំណែកម្មវិធី Intel Quartus Prime នីមួយៗ។ ការផ្លាស់ប្តូរនៅក្នុង៖
- X បង្ហាញពីការកែប្រែសំខាន់នៃ IP ។ ប្រសិនបើអ្នកធ្វើបច្ចុប្បន្នភាពកម្មវិធី Intel Quartus Prime អ្នកត្រូវតែបង្កើត IP ឡើងវិញ។
- Y បង្ហាញថា IP រួមបញ្ចូលមុខងារថ្មីៗ។ បង្កើត IP របស់អ្នកឡើងវិញ ដើម្បីរួមបញ្ចូលមុខងារថ្មីៗទាំងនេះ។
- Z បង្ហាញថា IP រួមបញ្ចូលការផ្លាស់ប្តូរតិចតួច។ បង្កើត IP របស់អ្នកឡើងវិញ ដើម្បីរួមបញ្ចូលការផ្លាស់ប្តូរទាំងនេះ។
- កំណត់ចំណាំការចេញផ្សាយកំណែអាប់ដេត Intel Quartus Prime Design Suite
- Interlaken (ជំនាន់ទី 2) ការណែនាំអ្នកប្រើប្រាស់ Intel FPGA IP
- Errata សម្រាប់ Interlaken (ជំនាន់ទី 2) Intel FPGA IP នៅក្នុងមូលដ្ឋានចំណេះដឹង
- Interlaken (ជំនាន់ទី 2) Intel Stratix 10 FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
- Interlaken (ជំនាន់ទី 2) Intel Agilex FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
- ការណែនាំអំពី Intel FPGA IP Cores
Interlaken (ជំនាន់ទី 2) Intel FPGA IP v20.0.0
តារាង 1. v20.0.0 2020.10.05
| កំណែ Intel Quartus Prime | ការពិពណ៌នា | ផលប៉ះពាល់ |
|
20.3 |
បានបន្ថែមការគាំទ្រសម្រាប់អត្រាទិន្នន័យ 25.78125 Gbps ។ | — |
| បានកែប្រែអត្រាទិន្នន័យគាំទ្រពី 25.3 Gbps ទៅ 25.28 Gbps និង 25.8 Gbps ទៅ 25.78125 Gbps ។ |
— |
សាជីវកម្ម Intel ។ រក្សារសិទ្ធគ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬទំនួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។
ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានអះអាងថាជាកម្មសិទ្ធិរបស់អ្នកដទៃ។
Interlaken (ជំនាន់ទី 2) Intel FPGA IP v19.3.0
តារាង 2. v19.3.0 2020.06.22
| កំណែ Intel Quartus Prime | ការពិពណ៌នា | ផលប៉ះពាល់ |
|
19.3.0 |
IP ឥឡូវនេះគាំទ្រមុខងារ Interlaken Look-aside ។ | — |
| បានបន្ថែមថ្មី។ បើកមុខងារ Interlaken Look-aside ប៉ារ៉ាម៉ែត្រនៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP ។ | អ្នកអាចកំណត់រចនាសម្ព័ន្ធ IP នៅក្នុងរបៀប Interlaken Look-aside ។ | |
| ការជ្រើសរើសរបៀបផ្ទេរ ប៉ារ៉ាម៉ែត្រត្រូវបានដកចេញពីកំណែបច្ចុប្បន្ននៃកម្មវិធី Intel Quartus Prime ។ |
— |
|
| បានបន្ថែមការគាំទ្រអត្រាទិន្នន័យ 12.5 Gbps សម្រាប់ចំនួនផ្លូវ 10 នៅក្នុង H-tile និង E-tile (របៀប NRZ) បំរែបំរួលស្នូល IP ។ |
— |
|
| បានដកសញ្ញាខាងក្រោមចេញពី IP៖
• rx_pma_data • tx_pma_data • itx_hungry • itx_hungry |
— |
|
| បានបន្ថែមសញ្ញាថ្មីដូចខាងក្រោមៈ
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_valid • irx_valid • itx_idle • irx_idle • itx_ctrl • itx_credit • irx_credit |
— |
|
| បានដកអុហ្វសិតពីរខាងក្រោមចេញពីផែនទីចុះឈ្មោះ៖
• 16'h40- TX_READY_XCVR • 16'h41- RX_READY_XCVR |
— |
|
| ការធ្វើតេស្តផ្នែករឹងនៃការរចនា ឧampឥឡូវនេះ le គឺអាចរកបានសម្រាប់ឧបករណ៍ Intel Agilex™ ។ | អ្នកអាចសាកល្បងការរចនា example នៅលើ Intel Agilex F- series Transceiver-SoC Development Kit ។ | |
| អ្នកអាចផ្លាស់ប្តូរអត្រាទិន្នន័យ និងប្រេកង់នាឡិកាយោងឧបករណ៍បញ្ជូនទៅជាតម្លៃខុសគ្នាបន្តិចបន្តួចសម្រាប់ IP instance Interlaken (2nd Generation) របស់អ្នកដែលកំណត់គោលដៅ Intel Stratix® 10 H-tile ឬ E-tile device។ សូមមើល KDB នេះសម្រាប់ព័ត៌មានអំពីរបៀបផ្លាស់ប្តូរអត្រាទិន្នន័យ។ |
អ្នកអាចកំណត់អត្រាទិន្នន័យតាមបំណង អាស្រ័យលើក្រឡា។ |
Interlaken (ជំនាន់ទី 2) Intel FPGA IP v19.2.1
តារាង 3. v19.2.1 2019.09.27
| កំណែ Intel Quartus Prime | ការពិពណ៌នា | ផលប៉ះពាល់ |
|
19.3 |
ការចេញផ្សាយជាសាធារណៈសម្រាប់ឧបករណ៍ Intel Agilex ជាមួយនឹងឧបករណ៍បញ្ជូន E-tile ។ | — |
| ប្តូរឈ្មោះ Interlaken (ជំនាន់ទី 2) Intel Stratix 10 FPGA IP ទៅ Interlaken (ជំនាន់ទី 2) Intel FPGA IP |
— |
Interlaken (ជំនាន់ទី 2) Intel Stratix 10 FPGA IP v18.1 អាប់ដេត 1
តារាង 4. កំណែ 18.1 អាប់ដេត 1 2019.03.15
| ការពិពណ៌នា | ផលប៉ះពាល់ |
| បានបន្ថែមការគាំទ្ររបៀបច្រើនផ្នែក។ | — |
| បន្ថែម ចំនួនផ្នែក ប៉ារ៉ាម៉ែត្រ។ | — |
| • បានបន្ថែមការគាំទ្រសម្រាប់ការរួមបញ្ចូលគ្នានៃអត្រាផ្លូវ និងទិន្នន័យដូចខាងក្រោម៖
- សម្រាប់ឧបករណ៍ Intel Stratix 10 L-tile៖ • 4 ផ្លូវដែលមានអត្រាផ្លូវ 12.5/25.3/25.8 Gbps • 8 ផ្លូវដែលមានអត្រាផ្លូវ 12.5 Gbps - សម្រាប់ឧបករណ៍ Intel Stratix 10 H-tile៖ • 4 ផ្លូវដែលមានអត្រាផ្លូវ 12.5/25.3/25.8 Gbps • 8 ផ្លូវដែលមានអត្រាផ្លូវ 12.5/25.3/25.8 Gbps • 10 ផ្លូវដែលមានអត្រាផ្លូវ 25.3/25.8 Gbps - សម្រាប់ឧបករណ៍ Intel Stratix 10 E-tile (NRZ)៖ • 4 ផ្លូវដែលមានអត្រាផ្លូវ 6.25/12.5/25.3/25.8 Gbps • 8 ផ្លូវដែលមានអត្រាផ្លូវ 12.5/25.3/25.8 Gbps • 10 ផ្លូវដែលមានអត្រាផ្លូវ 25.3/25.8 Gbps • 12 ផ្លូវដែលមានអត្រាផ្លូវ 10.3125 Gbps |
— |
| • បានបន្ថែមសញ្ញាចំណុចប្រទាក់អ្នកប្រើបញ្ជូនថ្មីខាងក្រោម៖
— itx_eob1 — itx_eopbits1 — itx_chan1 |
— |
| • បានបន្ថែមសញ្ញាចំណុចប្រទាក់អ្នកទទួលថ្មីខាងក្រោម៖
— irx_eob1 — irx_eopbits1 — irx_chan1 - irx_err1 - irx_err |
— |
Interlaken (ជំនាន់ទី 2) Intel Stratix 10 FPGA IP v18.1
តារាង 5. កំណែ 18.1 2018.09.10
| ការពិពណ៌នា | ផលប៉ះពាល់ | កំណត់ចំណាំ |
| បានប្តូរឈ្មោះក្រឡាឯកសារជា Interlaken (ជំនាន់ទី 2) ការណែនាំអ្នកប្រើប្រាស់ Intel Stratix 10 FPGA IP |
— |
— |
| បានបន្ថែមគំរូការក្លែងធ្វើ VHDL និងការគាំទ្រ testbench សម្រាប់ Interlaken (ជំនាន់ទី 2) IP core ។ |
— |
— |
| បានបន្ថែមការចុះឈ្មោះថ្មីខាងក្រោមទៅស្នូល IP៖ | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_ រដ្ឋ |
— | ការចុះឈ្មោះទាំងនេះមានតែនៅក្នុងបំរែបំរួលឧបករណ៍ Intel Stratix 10 E-Tile ប៉ុណ្ណោះ។ |
| • ILKN_FEC_XCODER_RX_ILLEGAL_ រដ្ឋ |
Interlaken (ជំនាន់ទី 2) Intel FPGA IP v18.0.1
តារាងទី 6. កំណែ 18.0.1 ខែកក្កដា ឆ្នាំ 2018
| ការពិពណ៌នា | ផលប៉ះពាល់ | កំណត់ចំណាំ |
| បានបន្ថែមការគាំទ្រសម្រាប់ឧបករណ៍ Intel Stratix 10 ជាមួយនឹងឧបករណ៍បញ្ជូន E-Tile ។ |
— |
— |
| បានបន្ថែមការគាំទ្រអត្រាទិន្នន័យ 53.125 Gbps សម្រាប់ឧបករណ៍ Intel Stratix 10 E-Tile នៅក្នុងរបៀប PAM4 ។ |
— |
— |
| បានបន្ថែមសញ្ញានាឡិកា mac_clkin សម្រាប់ឧបករណ៍ Intel Stratix 10 E-Tile នៅក្នុងរបៀប PAM4 |
— |
— |
Interlaken (ជំនាន់ទី 2) Intel FPGA IP v18.0
តារាង 7. កំណែ 18.0 ឧសភា 2018
| ការពិពណ៌នា | ផលប៉ះពាល់ | កំណត់ចំណាំ |
| បានប្តូរឈ្មោះស្នូល IP របស់ Interlaken (ជំនាន់ទី 2) ទៅជា Interlaken (ជំនាន់ទី 2) Intel FPGA IP តាមការប្តូរឈ្មោះរបស់ Intel ។ |
— |
— |
| បានបន្ថែមការគាំទ្រអត្រាទិន្នន័យ 25.8 Gbps សម្រាប់ចំនួនផ្លូវ 6 និង 12 ។ |
— |
— |
| បានបន្ថែមការគាំទ្រសម្រាប់ Cadence Xcelium* Parallel simulator ។ |
— |
— |
Interlaken IP Core (ជំនាន់ទី 2) v17.1
តារាងទី 8. កំណែ 17.1 ខែវិច្ឆិកា 2017
| ការពិពណ៌នា | ផលប៉ះពាល់ | កំណត់ចំណាំ |
| ការចេញផ្សាយដំបូងនៅក្នុងបណ្ណាល័យ Intel FPGA IP ។ | — | — |
ព័ត៌មានពាក់ព័ន្ធ
មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Interlaken IP Core (ជំនាន់ទី 2)
Interlaken (ជំនាន់ទី 2) បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើ IP របស់ Intel FPGA
| កំណែ Quartus | កំណែស្នូល IP | ការណែនាំអ្នកប្រើប្រាស់ |
| 20.2 | 19.3.0 | Interlaken (ជំនាន់ទី 2) ការណែនាំអ្នកប្រើប្រាស់ FPGA IP |
| 19.3 | 19.2.1 | Interlaken (ជំនាន់ទី 2) ការណែនាំអ្នកប្រើប្រាស់ FPGA IP |
| 19.2 | 19.2 | Interlaken (ជំនាន់ទី 2) ការណែនាំអ្នកប្រើប្រាស់ FPGA IP |
| 18.1.1 | 18.1.1 | Interlaken (ជំនាន់ទី 2) ការណែនាំអ្នកប្រើប្រាស់ Intel Stratix 10 FPGA IP |
| 18.1 | 18.1 | Interlaken (ជំនាន់ទី 2) ការណែនាំអ្នកប្រើប្រាស់ Intel Stratix 10 FPGA IP |
| 18.0.1 | 18.0.1 | Interlaken (ជំនាន់ទី 2) ការណែនាំអ្នកប្រើប្រាស់ FPGA IP |
| 18.0 | 18.0 | Interlaken (ជំនាន់ទី 2) ការណែនាំអ្នកប្រើប្រាស់ Intel FPGA IP |
| 17.1 | 17.1 | មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Interlaken IP Core (ជំនាន់ទី 2) |
កំណែ IP គឺដូចគ្នាទៅនឹងកំណែកម្មវិធី Intel Quartus Prime Design Suite រហូតដល់ v19.1។ ពី Intel Quartus Prime Design Suite កំណែ 19.2 ឬថ្មីជាងនេះ ស្នូល IP មានគ្រោងការណ៍កំណែ IP ថ្មី។ ប្រសិនបើកំណែស្នូល IP មិនត្រូវបានរាយបញ្ជី ការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែស្នូល IP ពីមុនត្រូវបានអនុវត្ត។
ឯកសារ/ធនធាន
 |
កំណត់ចំណាំការចេញផ្សាយ IP របស់ Intel Interlaken ជំនាន់ទី 2 FPGA [pdf] សេចក្តីណែនាំ Interlaken 2nd Gen FPGA IP Release Notes, Interlaken 2nd Gen, FPGA IP Release Notes |
