FPGA IP
Suunnittelu esimample Käyttöopas
F-Tile 25G Ethernet Intel®
Päivitetty Intel® Quartus® -käyttöjärjestelmään
Prime Design Suite: 22.3
IP-versio: 1.0.0

Pika-aloitusopas

F-tile 25G Ethernet Intel FPGA IP Intel Agilex™ -laitteille tarjoaa mahdollisuuden luoda suunnittelua mm.amples valituille kokoonpanoille.
Kuva 1. Suunnittelu Example Käyttö

Hakemistorakenne

Kuva 2. 25G Ethernet Intel FPGA IP Design Example Hakemistorakenne

• Simulaatio files (testipenkki vain simulaatiota varten) sijaitsevatample_dir>/example_testbench.
• Kokoelma vain malli example sijaitseeample_dir>/ compilation_test_design.
• Laitteiston kokoonpano ja testi files (malli esimample in hardware) sijaitsevatample_dir>/hardware_test_design.

Taulukko 1. Hakemisto ja File Kuvaukset

File Nimet	Kuvaus
eth_ex_25g.qpf	Intel Quartus® Prime -projekti file.
eth_ex_25g.qsf	Intel Quartus Prime -projektiasetukset file.
eth_ex_25g.sdc	Synopsys suunnittelun rajoitukset file. Voit kopioida ja muokata tätä file omalle 25 GbE Intel FPGA IP -ydinsuunnittelullesi.
eth_ex_25g.v	Huipputason Verilog HDL design example file. Yksikanavaisessa suunnittelussa käytetään Verilogia file.
yleinen/	Laitteiston suunnittelu esimample tukea files.
hwtest/main.tcl	Main file Järjestelmäkonsoliin pääsyä varten.

Suunnittelun luominen Example

Kuva 4. Example Design-välilehti F-tile 25G Ethernet Intel FPGA IP -parametrieditorissa

Noudata näitä ohjeita luodaksesi laitteistosuunnittelun esimample ja testipenkki:

1. Napsauta Intel Quartus Prime Pro Editionissa File ➤ Ohjattu uusi projekti luodaksesi uuden Quartus Prime -projektin tai File ➤ Avaa projekti avataksesi olemassa olevan Quartus Prime -projektin. Ohjattu toiminto kehottaa sinua määrittämään laitteen.
2. Etsi ja valitse IP-luettelosta 25G Ethernet Intel FPGA IP Agilexille. Uusi IP-muunnelma -ikkuna tulee näkyviin.
3. Määritä IP-muunnelmallesi ylätason nimi ja napsauta OK. Parametrieditori lisää ylimmän tason .ip-tiedoston file nykyiseen projektiin automaattisesti. Jos sinua kehotetaan lisäämään .ip file projektiin, napsauta Projekti ➤ Lisää/poista Files Projectissa lisätäksesi file.
4. Intel Quartus Prime Pro Edition -ohjelmistossa sinun on valittava tietty Intel Agilex -laite Laite-kentästä tai säilytettävä Intel Quartus Prime -ohjelmiston ehdottama oletuslaite.
   Huomautus: Laitteiston suunnittelu mmample korvaa valinnan kohdelevyn laitteella. Määrität kohdetaulun suunnittelun valikosta esimampvaihtoehdot Example Suunnittelu-välilehti.
5. Napsauta OK. Parametrieditori tulee näkyviin.
6. Määritä IP-välilehdellä parametrit IP-ydinmuunnelmallesi.
7. Example Design-välilehti, esimample Suunnittelu Files, valitse Simulaatio-vaihtoehto luodaksesi testipenkki ja valitse Synteesi-vaihtoehto luodaksesi laitteistosuunnittelun esim.ample. Vain Verilog HDL files syntyy.
   Huomautus: Toimivaa VHDL-IP-ydintä ei ole saatavilla. Määritä vain Verilog HDL IP-ydinsuunnittelullesi esimample.
8. Valitse Target Development Kitille Agilex I-series Transceiver-SoC Dev Kit
9. Napsauta Luo Example Design-painiketta. Valitse Example Design Directory -ikkuna tulee näkyviin.
10. Jos haluat muokata mallia esimample hakemistopolku tai nimi näytetyistä oletusasetuksista (alt_e25_f_0_example_design), selaa uuteen polkuun ja kirjoita uusi malli esimample hakemiston nimi (ample_dir>).
11. Napsauta OK.

1.2.1. Suunnittelu esimample Parametrit
Taulukko 2. Parametrit Example Suunnittelu-välilehti

Parametri	Kuvaus
Example Suunnittelu	Saatavilla mmample suunnittelee IP-parametriasetuksiin. Vain yksikanavainen esimample design on tuettu tälle IP:lle.
Example Suunnittelu Files	The files tuottaa eri kehitysvaiheita varten. • Simulointi – luo tarvittavat files simuloida exampdesign. • Synteesi – luo synteesin files. Käytä näitä files koota suunnittelu Intel Quartus Prime Pro Edition -ohjelmistoon laitteiston testausta ja staattista ajoitusanalyysiä varten.
Luo File Muoto	RTL:n muoto files simulointiin – Verilog.
Valitse Hallitus	Tuettu laitteisto suunnittelun toteuttamiseen. Kun valitset Intel FPGA -kehityslevyn, käytä laitetta AGIB027R31B1E2VRO kohdelaitteena suunnittelussa esim.ample sukupolvi. Agilex I-sarjan lähetin-vastaanotin-soC Dev Kit: Tämän vaihtoehdon avulla voit testata suunnittelua mm.ample valitulla Intel FPGA IP -kehityspaketilla. Tämä vaihtoehto valitsee automaattisesti kohteen AGIB027R31B1E2VRO kohdelaitteen. Jos levyversiollasi on eri laiteluokka, voit vaihtaa kohdelaitetta. Ei mitään: Tämä vaihtoehto sulkee pois suunnittelun laitteistonäkökohdat, esimample.

1.3. Laatan luominen Files

Support-Logic Generation on esisynteesivaihe, jota käytetään luomaan ruutuihin liittyviä files tarvitaan simulointiin ja laitteistosuunnitteluun. Laattojen sukupolvi vaaditaan kaikilta
F-laattapohjaiset suunnittelusimulaatiot. Sinun on suoritettava tämä vaihe ennen simulointia.

1. Siirry komentokehotteessa ex:si compilation_test_design-kansioonampsuunnittelu: cd /compilation_test_design.
2. Suorita seuraava komento: quartus_tlg alt_eth_25g

1.4. Simuloidaan F-tile 25G Ethernet Intel FPGA IP Design 
Example Testbench
Voit kääntää ja simuloida suunnittelua suorittamalla simulaatioskriptin komentokehotteesta.

1. Vaihda komentokehotteessa testipenkkiä simuloiva työhakemisto: cdample_dir>/ex_25g/sim.
2. Suorita IP-asennussimulaatio:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Taulukko 3. Testipenkin simulointivaiheet

Simulaattori	Ohjeet
VCS*	Kirjoita komentoriville sh run_vcs.sh
QuestaSim*	Kirjoita komentoriville vsim -do run_vsim.do -logfile vsim.log Jos haluat simuloida ilman QuestaSim GUI:ta, kirjoita vsim -c -do run_vsim.do -logfile vsim.log
Poljinnopeus -Xcelium*	Kirjoita komentoriville sh run_xcelium.sh

Onnistunut simulointi päättyy seuraavaan viestiin:
Simulaatio läpäissyt. tai Testbench valmis.
Onnistuneen suorittamisen jälkeen voit analysoida tuloksia.
1.5. Suunnittelun kääntäminen ja konfigurointiample laitteistossa
25G Ethernet Intel FPGA IP -ydinparametrieditorin avulla voit kääntää ja määrittää suunnittelun esim.ample tavoitekehityssarjassa.

Suunnittelun laatiminen ja konfigurointi esimampJos käytät laitteistoa, noudata näitä ohjeita:

1. Käynnistä Intel Quartus Prime Pro Edition -ohjelmisto ja valitse Prosessointi ➤ Aloita käännös kääntääksesi suunnittelu.
2. Kun olet luonut SRAM-objektin file .sof, seuraa näitä ohjeita ohjelmoidaksesi laitteistosuunnittelun esimample Intel Agilex -laitteessa:
   a. Valitse Työkalut-valikosta Ohjelmoija.
   b. Napsauta Ohjelmoijassa Laitteiston asetukset.
   c. Valitse ohjelmointilaite.
   d. Valitse ja lisää Intel Agilex -kortti Intel Quartus Prime Pro Edition -istuntoon.
   e. Varmista, että Mode-asetuksena on JTAG.
   f. Valitse Intel Agilex -laite ja napsauta Lisää laite. Ohjelmoija tulee näkyviin
   lohkokaavio levylläsi olevien laitteiden välisistä kytkennöistä.
   g. Valitse .sof-rivillä .sof-kohdan valintaruutu.
   h. Valitse Ohjelma/Määritä -sarakkeen valintaruutu.
   i. Napsauta Käynnistä.

1.6. F-tile 25G Ethernetin testaus Intel FPGA IP Hardware Design Example
Kun olet kääntänyt F-tile 25G Ethernet Intel FPGA IP -ydinsuunnittelun esimample ja määritä se Intel Agilex -laitteellesi, voit ohjelmoida IP-ytimen järjestelmäkonsolin avulla.
Voit käynnistää järjestelmäkonsolin ja testata laitteiston suunnittelua esimample, noudata näitä ohjeita:

1. Valitse Intel Quartus Prime Pro Edition -ohjelmistossa Työkalut ➤ Järjestelmä
   Vianetsintätyökalut ➤ Järjestelmäkonsoli käynnistääksesi järjestelmäkonsolin.
2. Kirjoita Tcl-konsoli-ruutuun cd hwtest muuttaaksesi hakemiston / hardware_test_design/hwtest.
3. Kirjoita source main.tcl avataksesi yhteyden JTAG hallita.

Noudata suunnittelun Laitteistotestaus-osion testausmenettelyä, esimample ja tarkkaile testituloksia järjestelmäkonsolissa.

F-tile 25G Ethernet Design Example Intel Agilex -laitteille

F-tile 25G Ethernet -malli esimample esittelee Ethernet-ratkaisua Intel Agilex -laitteille, jotka käyttävät 25G Ethernet Intel FPGA IP -ydintä.
Luo malli esimample example 25G Ethernet Intel FPGA IP -parametrieditorin Suunnittelu-välilehti. Voit myös valita, haluatko luoda mallin kanssa tai ilman
Reed-Solomon Forward Error Correction (RS-FEC) -ominaisuuden.
2.1. Ominaisuudet

• Tukee yhtä Ethernet-kanavaa, joka toimii 25G:llä.
• Luo suunnittelua mmampRS-FEC-ominaisuudella.
• Tarjoaa testipenkin ja simulaatioskriptin.
• Instantoi F-Tile Reference ja System PLL Clocks Intel FPGA IP IP-kokoonpanon perusteella.

2.2. Laitteisto- ja ohjelmistovaatimukset
Intel käyttää seuraavia laitteistoja ja ohjelmistoja suunnittelun testaamiseen, esimample Linux-järjestelmässä:

• Intel Quartus Prime Pro Edition -ohjelmisto.
• Siemens* EDA QuestaSim, Synopsys* VCS ja Cadence Xcelium -simulaattori.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) laitteistotestaukseen.

2.3. Toiminnallinen kuvaus
F-tile 25G Ethernet -malli esimample koostuu MAC+PCS+PMA-ydinvariantista. Seuraavat lohkokaaviot esittävät MAC+PCS+PMA-ydinmuunnelman suunnittelukomponentit ja huipputason signaalit F-tile 25G Ethernet -mallissa mm.ample.
Kuva 5. Lohkokaavio – F-tile 25G Ethernet Design Example (MAC+PCS+PMA Core Variant)

2.3.1. Suunnittelukomponentit
Taulukko 4. Suunnittelukomponentit

Komponentti	Kuvaus
F-tile 25G Ethernet Intel FPGA IP	Sisältää MAC:n, PCS:n ja lähetin-vastaanottimen PHY:n seuraavilla kokoonpanoilla: • Ydinvariantti: MAC+PCS+PMA • Ota virtauksen ohjaus käyttöön: Valinnainen • Ota linkkivian luominen käyttöön: Valinnainen • Ota johdannon läpivienti käyttöön: Valinnainen • Ota tilastojen kerääminen käyttöön: Valinnainen • Ota MAC-tilastolaskurit käyttöön: Valinnainen • Referenssikellotaajuus: 156.25 Suunnitteluun mmampRS-FEC-ominaisuuden kanssa konfiguroidaan seuraava lisäparametri: • Ota RS-FEC käyttöön: Valinnainen
F-Tile Reference and System PLL-kellot Intel FPGA IP	F-Tile Reference ja System PLL Clocks Intel FPGA IP -parametrieditorin asetukset vastaavat F-tile 25G Ethernet Intel FPGA IP:n vaatimuksia. Jos luot mallin esimample käyttää Luo Example Suunnittelu -painiketta IP-parametrieditorissa, IP ilmentyy automaattisesti. Jos luot oman suunnittelusi esimample, sinun on luotava tämä IP manuaalisesti ja yhdistettävä kaikki I/O-portit. Lisätietoja tästä IP-osoitteesta on kohdassa F-Tile Architecture ja PMA ja FEC Direct PHY IP -käyttöopas.
Asiakaslogiikka	Sisältää: • Liikennegeneraattori, joka luo purskepaketteja 25G Ethernet Intel FPGA IP -ytimeen lähetystä varten. • Liikennemonitori, joka valvoo purskepaketteja, jotka tulevat 25G Ethernet Intel FPGA IP -ytimestä.
Lähde ja anturi	Lähde- ja anturisignaalit, mukaan lukien järjestelmän nollaustulosignaali, jota voit käyttää virheenkorjaukseen.

Aiheeseen liittyvät tiedot
F-Tile Architecture ja PMA ja FEC Direct PHY IP -käyttöopas

Simulointi

Testipenkki lähettää liikennettä IP-ytimen kautta harjoittaen IP-ytimen lähetys- ja vastaanottopuolta.
2.4.1. Testipenkki
Kuva 6. Lohkokaavio F-tile 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

Taulukko 5. Testipenkin osat

Komponentti	Kuvaus
Laitetta testataan (DUT)	25G Ethernet Intel FPGA IP -ydin.
Ethernet-pakettien generaattori ja pakettimonitori	• Pakettigeneraattori luo kehyksiä ja lähettää ne DUT:lle. • Packet Monitor tarkkailee TX- ja RX-tietopolkuja ja näyttää kehykset simulaattorikonsolissa.
F-Tile Reference and System PLL-kellot Intel FPGA IP	Luo lähetin- ja järjestelmän PLL-viitekellot.

2.4.2. Simulaatiosuunnittelu esimample Komponentit
Taulukko 6. F-tile 25G Ethernet Design Example Testbench File Kuvaukset

File Nimi	Kuvaus
Testipenkki ja simulointi Files
basic_avl_tb_top.v	Huipputason testipenkki file. Testipenkki instantoi DUT:n, suorittaa Avalon®-muistikartoitetun konfiguroinnin suunnittelukomponenteille ja asiakaslogiikalle sekä lähettää ja vastaanottaa paketteja 25G Ethernet Intel FPGA IP:lle tai sieltä.
Testbench-skriptit
jatkui…

File Nimi	Kuvaus
run_vsim.do	ModelSim-skripti testipenkin suorittamiseksi.
run_vcs.sh	Synopsys VCS -komentosarja testipenkin suorittamiseksi.
run_xcelium.sh	Cadence Xcelium -skripti testipenkin suorittamiseen.

2.4.3. Testitapaus
Simulaatiotestitapaus suorittaa seuraavat toiminnot:

1. Instantoi F-tile 25G Ethernet Intel FPGA IP ja F-Tile Reference ja System PLL Clocks Intel FPGA IP.
2. Odottaa, että RX-kello ja PHY-tilasignaali asettuvat.
3. Tulostaa PHY-tilan.
4. Lähettää ja vastaanottaa 10 kelvollista dataa.
5. Analysoi tuloksia. Onnistunut testipenkki näyttää "Testbench complete".

Seuraavat sample-tulos havainnollistaa onnistuneen simulaation testiajon:

Kokoelma

Noudata ohjeita kohdassa Design Ex:n kokoaminen ja määrittäminenample in Laitteisto suunnittelun kääntämiseen ja konfigurointiin esimample valitussa laitteistossa.
Voit arvioida resurssien käyttöasteen ja Fmax:n käyttämällä vain käännössuunnittelua, esimample. Voit kääntää suunnitelmasi käyttämällä Start Compilation -komentoa
Prosessointivalikko Intel Quartus Prime Pro Edition -ohjelmistossa. Onnistunut käännös luo koontiraportin yhteenvedon.
Lisätietoja on Intel Quartus Prime Pro Edition -käyttöoppaan kohdassa Design Compilation.
Aiheeseen liittyvät tiedot

• Suunnittelun laatiminen ja konfigurointiampkohdassa Laitteisto sivulla 7
• Suunnittelun kokoaminen Intel Quartus Prime Pro Edition -käyttöoppaassa

2.6. Laitteistotestaus
Laitesuunnittelussa mmample, voit ohjelmoida IP-ytimen sisäiseen sarjasilmukkatilaan ja luoda liikennettä lähetyspuolelle, joka kiertää takaisin vastaanottopuolen kautta.
Noudata toimitetun aiheeseen liittyvän linkin ohjeita testataksesi suunnittelua esimample valitussa laitteistossa.
Aiheeseen liittyvät tiedot
F-tile 25G Ethernetin testaus Intel FPGA IP Hardware Design Exampkatso sivu 8
2.6.1. Testimenettely
Seuraa näitä ohjeita testataksesi suunnittelua esimamplaitteistossa:

1. Ennen kuin suoritat tämän mallin laitteistotestauksen esimample, sinun on nollattava järjestelmä:
   a. Valitse oletuslähteen ja koettimen graafisen käyttöliittymän työkalut ➤ In-System Sources & Probes Editor -työkalu.
   b. Vaihda järjestelmän nollaussignaali (lähde[3:0]) arvosta 7 arvoon 8 nollataksesi ja palauttaa järjestelmän nollaussignaalin arvoon 7 vapauttaaksesi järjestelmän nollaustilasta.
   c. Tarkkaile anturin signaaleja ja varmista, että tila on kelvollinen.
2. Siirry järjestelmäkonsolissa hwtest-kansioon ja valitse J suorittamalla komento: source main.tcl.TAG hallita. Oletuksena ensimmäinen JTAG mestari JTAG ketju on valittu. Voit valita JTAG master Intel Agilex -laitteille, suorita tämä komento: set_jtag <number of appropriate JTAG mestari>. Esimample: set_jtag 1.
3. Suorita seuraavat komennot järjestelmäkonsolissa aloittaaksesi sarjasilmukkatestin:

Taulukko 7. Komentoparametrit

Parametri	Kuvaus	Example Käyttö
chkphy_status	Näyttää kellotaajuudet ja PHY-lukituksen tilan.	% chkphy_status 0 # Tarkista linkin 0 tila
chkmac_stats	Näyttää arvot MAC-tilastolaskureissa.	% chkmac_stats 0 # Tarkistaa linkin 0 mac-tilastolaskurin
clear_all_stats	Tyhjentää IP-ydintilastojen laskurit.	% clear_all_stats 0 # Tyhjentää linkin 0 tilastolaskurin
aloitus_gen	Käynnistää pakettigeneraattorin.	% start_gen 0 # Aloita pakettien luominen linkistä 0
stop_gen	Pysäyttää pakettigeneraattorin.	% stop_gen 0 # Lopeta pakettien generointi linkissä 0
loop_on	Kytkee sisäisen sarjasilmukan päälle.	% loop_on 0 # Ota sisäinen loopback käyttöön linkissä 0
loop_off	Kytkee sisäisen sarjasilmukan pois päältä.	% loop_off 0 # Kytke sisäinen silmukka pois päältä linkistä 0
reg_read	Palauttaa IP-ydinrekisterin arvon osoitteessa .	% reg_read 0x402 # Lue IP CSR-rekisteri linkin 402 osoitteessa 0
reg_write	Kirjoittaa IP-ydinrekisteriin osoitteessa .	% reg_write 0x401 0x1 # Kirjoita 0x1 IP CSR:n scratch-rekisteriin linkin 401 osoitteeseen 0

a. Kirjoita loop_on kytkeäksesi sisäisen sarjasilmukkatilan päälle.
b. Kirjoita chkphy_status tarkistaaksesi PHY:n tilan. TXCLK-, RXCLK- ja RX-tiloilla tulee olla samat arvot kuin alla, jotta linkki olisi vakaa:

c. Kirjoita clear_all_stats TX- ja RX-tilastorekisterien tyhjentämiseen.
d. Kirjoita start_gen aloittaaksesi pakettien generoinnin.
e. Kirjoita stop_gen lopettaa pakettien generoinnin.
f. Kirjoita chkmac_stats lukeaksesi TX- ja RX-tilastotlaskurit. Varmista että:
i. Lähetetyt pakettikehykset vastaavat vastaanotettuja pakettikehyksiä.
ii. Virhekehyksiä ei vastaanoteta.
g. Kirjoita loop_off kytkeäksesi sisäisen sarjasilmukan pois päältä.
Kuva 7. Sample Test Output—TX- ja RX-tilastolaskurin

Asiakirjan versiohistoria F-tile 25G Ethernet FPGA IP Design Example Käyttöopas

Asiakirjan versio	Intel Quartus Prime -versio	IP-versio	Muutokset
2022.10.14	22.3	1.0.0	Alkuperäinen julkaisu.

Intel Corporation. Kaikki oikeudet pidätetään. Intel, Intel-logo ja muut Intel-merkit ovat Intel Corporationin tai sen tytäryhtiöiden tavaramerkkejä. Intel takaa FPGA- ja puolijohdetuotteidensa suorituskyvyn nykyisten vaatimusten mukaisesti Intelin vakiotakuun mukaisesti, mutta pidättää oikeuden tehdä muutoksia tuotteisiin ja palveluihin milloin tahansa ilman erillistä ilmoitusta. Intel ei ota minkään tässä kuvatun tiedon, tuotteen tai palvelun soveltamisesta tai käytöstä johtuvaa vastuuta tai vastuuta, paitsi jos Intel on nimenomaisesti kirjallisesti hyväksynyt. Intelin asiakkaita kehotetaan hankkimaan uusin versio laitteen teknisistä tiedoista ennen kuin he luottavat julkaistuihin tietoihin ja ennen kuin he tilaavat tuotteita tai palveluita. *Muut nimet ja tuotemerkit voidaan väittää muiden omaisuudeksi.
ISO
9001:2015
Rekisteröity

Online-versio
Lähetä palautetta
ID: 750200
Versio: 2022.10.14

Asiakirjat / Resurssit

intel F-Tile 25G Ethernet FPGA IP Design Example [pdfKäyttöopas F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Exampno, 750200

Viitteet

• Käyttöopas