DisplayPort Agilex F-Tile FPGA IP Design Example
Käyttöopas
Päivitetty Intel® Quartus® Prime Design Suiteen: 21.4
IP-versio: 21.0.0

DisplayPort Intel FPGA IP Design Example Pika-aloitusopas

DisplayPort Intel® FPGA IP -suunnittelu esimampIntel Agilex™ F-tile -laitteiden lesissä on simuloiva testipenkki ja laitteistorakenne, joka tukee kääntämistä ja laitteistotestausta.
DisplayPort Intel FPGA IP tarjoaa seuraavan mallin esimamples:

• DisplayPort SST rinnakkaissilmukka ilman Pixel Clock Recovery (PCR) -moduulia staattisella nopeudella

Kun luot suunnittelun esimample, parametrieditori luo automaattisesti files on tarpeen suunnittelun simuloimiseksi, kokoamiseksi ja testaamiseksi laitteistossa.
Huomautus: Intel Quartus® Prime 21.4 -ohjelmistoversio tukee vain Preliminary Design Example simulointi-, synteesi-, käännös- ja ajoitusanalyysitarkoituksiin. Laitteiston toimivuutta ei ole täysin varmistettu.
Kuva 1. Kehitys Stages

Aiheeseen liittyvät tiedot

• DisplayPort Intel FPGA IP -käyttöopas
• Siirtyminen Intel Quartus Prime Pro Editioniin

1.1. Hakemistorakenne
Kuva 2. Hakemistorakenne

Taulukko 1. Suunnittelu esimample Komponentit

Kansiot	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX -rakennuspalikka)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX -rakennuspalikka)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Laitteisto- ja ohjelmistovaatimukset
Intel käyttää seuraavia laitteistoja ja ohjelmistoja suunnittelun testaamiseen, esimampseuraavat:
Laitteisto

• Intel Agilex I-Series Development Kit

Ohjelmisto

• Intel Quartus Prime
• Synopsys* VCL-simulaattori

1.3. Suunnittelun luominen
Käytä DisplayPort Intel FPGA IP -parametrieditoria Intel Quartus Prime -ohjelmistossa suunnittelun luomiseen esimample.
Kuva 3. Suunnitteluvirran luominen

1. Valitse Työkalut ➤ IP Catalog ja valitse kohdelaiteperheeksi Intel Agilex F-tile.
   Huomautus: Suunnittelu esimample tukee vain Intel Agilex F-tile -laitteita.
2. Etsi IP-luettelosta DisplayPort Intel FPGA IP ja kaksoisnapsauta sitä. Uusi IP-muunnelma -ikkuna tulee näkyviin.
3. Määritä mukautetun IP-muunnelman ylätason nimi. Parametrieditori tallentaa IP-muunnelman asetukset kohtaan a file nimetty .ip.
4. Voit valita tietyn Intel Agilex F-tile -laitteen Laite-kentässä tai säilyttää Intel Quartus Prime -ohjelmiston oletuslaitteen valinnan.
5. Napsauta OK. Parametrieditori tulee näkyviin.
6. Määritä halutut parametrit sekä lähetykselle että vastaanottolle
7. Suunnittelussa Examp-välilehdessä, valitse DisplayPort SST Parallel Loopback Without PCR.
8. Valitse Simulaatio luodaksesi testipenkki ja valitse Synteesi luodaksesi laitteistosuunnittelun esimample. Sinun on valittava vähintään yksi näistä vaihtoehdoista luodaksesi mallin esimample files. Jos valitset molemmat, generointiaika on pidempi.
9. Napsauta Luo example Design.

1.4. Suunnittelun simulointi
DisplayPort Intel FPGA IP -suunnittelu esimample testbench simuloi sarjasilmukan suunnittelua TX-ilmentymästä RX-ilmentymään. Sisäinen videokuvion generaattorimoduuli ohjaa DisplayPort TX -ilmentymää ja RX-ilmentymän videolähtö kytkeytyy testipenkin CRC-tarkistuksiin.
Kuva 4. Suunnittelusimulaatiovirta

1. Siirry Synopsys-simulaattorikansioon ja valitse VCS.
2. Suorita simulaatioskripti.
   Lähde vcs_sim.sh
3. Skripti suorittaa Quartus TLG:n, kokoaa ja suorittaa simulaattorin testipenkin.
4. Analysoi tulos.
   Onnistunut simulaatio päättyy Source ja Sink SRC vertailuun.

1.5. Suunnittelun kokoaminen ja simulointi
Kuva 5. Suunnittelun laatiminen ja simulointi

Esittelytestin laatiminen ja suorittaminen laitteistolle, esimampsuunnittelussa, toimi seuraavasti:

1. Varmista laitteiston esimample designin sukupolvi on valmis.
2. Käynnistä Intel Quartus Prime Pro Edition -ohjelmisto ja avaa /quartus/agi_dp_demo.qpf.
3. Napsauta Käsittely ➤ Aloita kääntäminen.
4. Odota, kunnes kokoaminen on valmis.

Huomautus: Suunnittelu mmample ei toiminnallisesti varmista Preliminary Design Example laitteistosta tässä Quartus-julkaisussa.
Aiheeseen liittyvät tiedot
Intel Agilex I-Series FPGA Development Kit -käyttöopas

1.6. DisplayPort Intel FPGA IP Design Example Parametrit
Taulukko 2. DisplayPort Intel FPGA IP Design Example Parametrit Intel Agilex F-tile Device

Parametri	Arvo	Kuvaus
Saatavilla Design Example
Valitse Suunnittelu	• Ei mitään • DisplayPort SST Parallel Loopback ilman PCR:ää	Valitse malli esimample luodaan. • Ei mitään: Ei mallia esimample on käytettävissä nykyistä parametrivalintaa varten • DisplayPort SST Parallel Loopback ilman PCR:tä: Tämä malli esimample osoittaa rinnakkaissilmukan DisplayPort-nielusta DisplayPort-lähteeseen ilman Pixel Clock Recovery (PCR) -moduulia, kun otat käyttöön Enable Video Input Image Port -parametrin.
Suunnittelu esimample Files
Simulointi	Käytössä, pois päältä	Ota tämä vaihtoehto käyttöön luodaksesi tarvittavat files simulaatiotestipenkille.
Synteesi	Käytössä, pois päältä	Ota tämä vaihtoehto käyttöön luodaksesi tarvittavat files Intel Quartus Prime -kokoelmaan ja laitteistosuunnitteluun.
Luotu HDL-muoto
Luo File Muoto	Verilog, VHDL	Valitse haluamasi HDL-muoto luodulle mallille, esimample filesarja. Huomautus: Tämä vaihtoehto määrittää vain luodun ylätason IP-osoitteen muodon files. Kaikki muu files (esimample testipenkit ja huipputaso files laitteiston esittelyyn) ovat Verilog HDL -muodossa.
Target Development Kit
Valitse Hallitus	• Ei kehityspakettia • Intel Agilex I-Series Kehityspaketti	Valitse taulu kohdistettua suunnittelua varten, esimample. • Ei kehityspakettia: Tämä vaihtoehto sulkee pois kaikki suunnittelun laitteistonäkökohdat, esimample. IP-ydin asettaa kaikki pinnimääritykset virtuaalipinnoiksi. • Intel Agilex I-Series FPGA Development Kit: Tämä vaihtoehto valitsee automaattisesti projektin kohdelaitteen vastaamaan tämän kehityssarjan laitetta. Voit vaihtaa kohdelaitetta Change Target Device -parametrilla, jos levyversiossasi on eri laiteversio. IP-ydin määrittää kaikki pin-määritykset kehityssarjan mukaan. Huomautus: Esisuunnittelu Example ei ole toiminnallisesti vahvistettu laitteistolla tässä Quartus-julkaisussa. • Custom Development Kit: Tämä vaihtoehto mahdollistaa suunnittelun esimamptestataan kolmannen osapuolen kehityssarjalla Intel FPGA:lla. Sinun on ehkä määritettävä nastat itse.
	Kohdelaite
Vaihda kohdelaite	Käytössä, pois päältä	Ota tämä vaihtoehto käyttöön ja valitse kehityssarjalle haluamasi laiteversio.

Parallel Loopback Design Examples

DisplayPort Intel FPGA IP -suunnittelu esimamples esittelee rinnakkaista silmukkaa DisplayPort RX -ilmentymästä DisplayPort TX -ilmentymään ilman Pixel Clock Recovery (PCR) -moduulia staattisella nopeudella.
Taulukko 3. DisplayPort Intel FPGA IP Design Example Intel Agilex F-tile Devicelle

Suunnittelu esimample	Nimitys	Datanopeus	Kanavatila	Loopback-tyyppi
DisplayPort SST rinnakkaissilmukka ilman PCR:ää	DisplayPort SST	HBR3	Yksinkertainen	Rinnakkais ilman PCR:ää

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback -suunnitteluominaisuudet
SST rinnakkainen loopback malli esimamples osoittaa yhden videovirran siirron DisplayPort-nielusta DisplayPort-lähteeseen ilman pikselikellon palautusta (PCR) staattisella nopeudella.

Kuva 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback ilman PCR:ää

• Tässä versiossa DisplayPort-lähteen parametri TX_SUPPORT_IM_ENABLE on päällä ja videokuvaliitäntää käytetään.
• DisplayPort-allas vastaanottaa videon ja/tai äänen suoratoistoa ulkoisesta videolähteestä, kuten GPU:sta, ja purkaa sen rinnakkaisvideoliitäntään.
• DisplayPort-nieluvideolähtö ohjaa suoraan DisplayPort-lähdevideoliitäntää ja koodaa DisplayPort-päälinkin ennen lähettämistä näyttöön.
• IOPLL ohjaa sekä DisplayPort-nielua että lähdevideokelloa kiinteällä taajuudella.
• Jos DisplayPort-nielun ja lähteen MAX_LINK_RATE-parametri on määritetty arvoon HBR3 ja PIXELS_PER_CLOCK on määritetty Quad-tilaan, videokello toimii 300 MHz:n taajuudella tukeakseen 8Kp30-pikselin nopeutta (1188/4 = 297 MHz).

2.2. Kellokaavio
Kellokaavio havainnollistaa kelloalueita DisplayPort Intel FPGA IP -suunnittelussa esimample.
Kuva 7. Intel Agilex F-tile DisplayPort-lähetin-vastaanottimen kellokaavio

Taulukko 4. Kellokaavion signaalit

Kello kaaviossa	Kuvaus
SysPLL refclk	F-tile System PLL -referenssikello, joka voi olla mikä tahansa kellotaajuus, joka on jaettavissa järjestelmän PLL:llä kyseiselle lähtötaajuudelle. Tässä mallissa mmample, system_pll_clk_link ja rx/tx refclk_link jakavat saman SysPLL refclk:n, joka on 150 MHz. Sen on oltava vapaasti toimiva kello, joka on kytketty lähetin-vastaanottimen referenssikellon nastasta Reference and System PLL Clocks IP:n tulokelloporttiin, ennen kuin vastaava lähtöportti kytketään DisplayPort Phy Topiin.
system_pll_clk_link	Pienin järjestelmän PLL-lähtötaajuus, joka tukee kaikkia DisplayPort-taajuuksia, on 320 MHz. Tämä malli example käyttää 900 Mhz (korkeinta) lähtötaajuutta, jotta SysPLL refclk voidaan jakaa rx/tx refclk_linkin kanssa, joka on 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR ja Tx PLL Link refclk, joka kiinnitettiin 150 MHz:iin tukemaan kaikkea DisplayPort-tiedonsiirtonopeutta.
rx_ls_clkout/tx Onko clkout	DisplayPort-linkin nopeus Kellosta kelloon DisplayPortin IP-ydin. Taajuus, joka vastaa tiedonsiirtonopeutta jaettuna rinnakkaisella dataleveydellä. Exampseuraavat: Taajuus = tiedonsiirtonopeus/tiedonleveys = 8.1 G (HBR3) / 40 bittiä = 202.5 ​​MHz

2.3. Simulaatiotestipenkki
Simulaatiotestipenkki simuloi DisplayPort TX -sarjasilmukaa RX:hen.
Kuva 8. DisplayPort Intel FPGA IP Simplex Mode Simplex Mode Simulation Testbench -lohkokaavio

Taulukko 5. Testipenkin osat

Komponentti	Kuvaus
Video Pattern Generator	Tämä generaattori tuottaa väripalkkikuvioita, jotka voit määrittää. Voit parametroida videomuodon ajoituksen.
Testbench Control	Tämä lohko ohjaa simulaation testisekvenssiä ja generoi tarvittavat ärsykesignaalit TX-ytimeen. Testipenkin ohjauslohko lukee myös CRC-arvon sekä lähteestä että nielusta vertailujen tekemiseksi.
RX Link Speed ​​Clock Frequency Checker	Tämä tarkistus tarkistaa, vastaako RX-lähetin-vastaanottimen palauttama kellotaajuus haluttua datanopeutta.
TX Link Speed ​​Clock Frequency Checker	Tämä tarkistus tarkistaa, vastaako TX-lähetin-vastaanottimen palauttama kellotaajuus haluttua datanopeutta.

Simulaatiotestipenkki tekee seuraavat tarkistukset:
Taulukko 6. Testipenkkitarkastukset

Testikriteerit	Vahvistus
• Linkitä koulutus datanopeudella HBR3 • Lue DPCD-rekisterit tarkistaaksesi, asettaako ja mittaako DP-tila sekä TX- että RX Link Speed ​​-taajuutta.	Integroitu taajuustarkistus mittaamaan Link Speed ​​-kellon taajuuslähtöä TX- ja RX-lähetin-vastaanottimesta.
• Suorita videokuvio TX:stä RX:ään. • Tarkista sekä lähteen että nielun CRC varmistaaksesi, vastaavatko ne	• Yhdistää videokuvion generaattorin DisplayPort-lähteeseen videokuvion luomiseksi. • Testipenkkiohjaus lukee seuraavaksi sekä lähde- että nielu-CRC:n DPTX- ja DPRX-rekistereistä ja vertailee varmistaakseen, että molemmat CRC-arvot ovat identtisiä. Huomautus: Varmistaaksesi, että CRC lasketaan, sinun on otettava käyttöön Support CTS -testiautomaatioparametri.

Asiakirjan versiohistoria DisplayPort Intelille

Agilex F-tile FPGA IP Design Example Käyttöopas

Asiakirjan versio	Intel Quartus Prime -versio	IP-versio	Muutokset
2021.12.13	21.4	21.0.0	Alkuperäinen julkaisu.

Intel Corporation. Kaikki oikeudet pidätetään. Intel, Intel-logo ja muut Intel-merkit ovat Intel Corporationin tai sen tytäryhtiöiden tavaramerkkejä. Intel takaa FPGA- ja puolijohdetuotteidensa suorituskyvyn nykyisten vaatimusten mukaisesti Intelin vakiotakuun mukaisesti, mutta pidättää oikeuden tehdä muutoksia tuotteisiin ja palveluihin milloin tahansa ilman erillistä ilmoitusta. Intel ei ota minkään tässä kuvatun tiedon, tuotteen tai palvelun soveltamisesta tai käytöstä johtuvaa vastuuta tai vastuuta, ellei Intel ole nimenomaisesti kirjallisesti suostunut siihen. Intelin asiakkaita kehotetaan hankkimaan uusin versio laitteen teknisistä tiedoista ennen kuin he luottavat julkaistuihin tietoihin ja ennen kuin he tilaavat tuotteita tai palveluita.
*Muut nimet ja tuotemerkit voidaan väittää muiden omaisuudeksi.
ISO 9001: 2015 Rekisteröity

Online-versio
Lähetä palautetta
UG-20347
ID: 709308
Versio: 2021.12.13

Asiakirjat / Resurssit

intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdfKäyttöopas DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP-suunnittelu, UG-20347, 709308

Viitteet

• Käyttöopas