DisplayPort Agilex F-Tile FPGA IP 设计实例ample
用户指南
针对英特尔® Quartus® Prime 设计套件更新：21.4
IP 版本：21.0.0

DisplayPort 英特尔 FPGA IP 设计实例amp快速入门指南

DisplayPort 英特尔® FPGA IP 设计实例ampIntel Agilex™ F-tile 设备的文件具有模拟测试平台和支持编译和硬件测试的硬件设计。
DisplayPort 英特尔 FPGA IP 提供以下设计实例amp莱斯：

• DisplayPort SST 并行环回，无像素时钟恢复 (PCR) 模块，静态速率

当您生成设计前ampLE，参数编辑器自动创建 file在硬件中模拟、编译和测试设计是必需的。
笔记： Intel Quartus® Prime 21.4 软件版本仅支持 Preliminary Design Examp用于仿真、综合、编译和时序分析目的的文件。 硬件功能未完全验证。
图 1. 开发 Stages

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1.1. 目录结构
图 2. 目录结构

表 1. 设计实例amp组件

文件夹	Files
RTL/核心	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX构建块)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX构建块)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. 硬件和软件要求
Intel 使用以下硬件和软件来测试 design examp乐：
硬件

• 英特尔 Agilex I 系列开发套件

软件

• 英特尔 Quartus Prime
• Synopsys* VCL 模拟器

1.3. 生成设计
使用英特尔 Quartus Prime 软件中的 DisplayPort 英特尔 FPGA IP 参数编辑器生成设计示例amp勒。
图 3. 生成设计流程

1. 选择 Tools > IP Catalog，然后选择 Intel Agilex F-tile 作为目标设备系列。
   注：设计前ample 仅支持 Intel Agilex F-tile 设备。
2. 在 IP 目录中，找到并双击 DisplayPort Intel FPGA IP。 出现“新 IP 变体”窗口。
3. 为您的自定义 IP 变体指定顶级名称。 参数编辑器将 IP 变化设置保存在一个 file 命名的.ip。
4. 您可以在 Device 字段中选择特定的 Intel Agilex F-tile 器件，或保留默认的 Intel Quartus Prime 软件器件选择。
5. 单击确定。 出现参数编辑器。
6. 为 TX 和 RX 配置所需的参数
7. 关于设计实例amp在 le 选项卡中，选择 DisplayPort SST Parallel Loopback Without PCR。
8. 选择Simulation生成testbench，选择Synthesis生成hardware design examp乐。 您必须至少选择这些选项之一才能生成设计示例ample file秒。 如果两者都选择，则生成时间较长。
9. 单击生成示例amp乐设计。

1.4. 模拟设计
DisplayPort 英特尔 FPGA IP 设计实例ample testbench 模拟从 TX 实例到 RX 实例的串行环回设计。 内部视频模式生成器模块驱动 DisplayPort TX 实例，RX 实例视频输出连接到测试台中的 CRC 校验器。
图 4. 设计仿真流程

1. 转到 Synopsys 模拟器文件夹并选择 VCS。
2. 运行模拟脚本。
   来源 vcs_sim.sh
3. 该脚本执行 Quartus TLG，编译并在模拟器中运行测试平台。
4. 分析结果。
   成功的仿真以源和汇 SRC 比较结束。

1.5. 编译和仿真设计
图 5. 编译和仿真设计

在硬件 ex 上编译和运行演示测试ample 设计，请按照下列步骤操作：

1. 确保硬件防爆ample 设计生成完成。
2. 启动 Intel Quartus Prime Pro Edition 软件并打开/quartus/agi_dp_demo.qpf。
3. 单击处理 ➤ 开始编译。
4. 等待编译完成。

笔记： 设计前ample 不在功能上验证初步设计 Examp此 Quartus 版本中硬件上的文件。
相关信息
英特尔 Agilex I 系列 FPGA 开发套件用户指南

1.6. DisplayPort英特尔FPGA IP设计实例amp文件参数
表 2. DisplayPort 英特尔 FPGA IP 设计示例ampIntel Agilex F-tile 设备的文件参数

范围	价值	描述
可用的设计实例ample
选择设计	• 没有 • DisplayPort SST 并行 没有 PCR 的环回	选择设计前amp要生成的文件。 • 无：无设计前ample 可用于当前参数选择 • 不带 PCR 的 DisplayPort SST 并行环回：此设计前amp当您打开“启用视频输入图像端口”参数时，le 演示了在没有像素时钟恢复 (PCR) 模块的情况下从 DisplayPort 接收器到 DisplayPort 源的并行环回。
设计防爆ample Files
模拟	开，关	打开此选项以生成必要的 files 为模拟测试平台。
合成	开，关	打开此选项以生成必要的 files 用于 Intel Quartus Prime 编译和硬件设计。
生成的 HDL 格式
产生 File 格式	语言、VHDL	为生成的设计示例选择您喜欢的 HDL 格式ample file放。 笔记： 此选项仅确定生成的顶级 IP 的格式 file秒。 所有其他 file小号（例如前ample testbenches 和顶层 file用于硬件演示的 s）采用 Verilog HDL 格式。
目标开发套件
选择董事会	• 无开发工具包 • 英特尔 Agilex I 系列 开发套件	为目标设计前选择电路板amp勒。 • 无开发工具包：此选项不包括设计前的所有硬件方面amp乐。 IP 内核将所有管脚分配设置为虚拟管脚。 • Intel Agilex I 系列FPGA 开发套件：该选项自动选择项目的目标设备以匹配该开发套件上的设备。 如果您的电路板版本具有不同的设备变体，您可以使用 Change Target Device 参数更改目标设备。 IP 核根据开发套件设置所有管脚分配。 笔记： 初步设计例amp在此 Quartus 版本中，文件未在硬件上进行功能验证。 • 定制开发套件：该选项允许设计前amp文件将在带有英特尔 FPGA 的第三方开发套件上进行测试。 您可能需要自行设置引脚分配。
	目标设备
更改目标设备	开，关	打开此选项并为开发套件选择首选设备变体。

并行环回设计实例amp莱斯

DisplayPort 英特尔 FPGA IP 设计实例amp这些文件展示了从 DisplayPort RX 实例到 DisplayPort TX 实例的并行环回，无需像素时钟恢复 (PCR) 模块，静态速率。
表 3. DisplayPort 英特尔 FPGA IP 设计示例amp用于 Intel Agilex F-tile 设备的文件

设计防爆ample	指定	数据速率	频道模式	环回类型
不带 PCR 的 DisplayPort SST 并行环回	DisplayPort 不锈钢	HBR3	单工	平行无 PCR

2.1. Intel Agilex F-tile DisplayPort SST 并行环回设计特性
SST并行环回设计实例amp这些文件展示了从 DisplayPort 接收器到 DisplayPort 源的单个视频流的传输，无需以静态速率进行像素时钟恢复 (PCR)。

图 6. 不带 PCR 的英特尔 Agilex F-tile DisplayPort SST 并行环回

• 在此变体中，DisplayPort 源的参数 TX_SUPPORT_IM_ENABLE 被打开并使用视频图像接口。
• DisplayPort 接收器从外部视频源（如 GPU）接收视频和/或音频流，并将其解码为并行视频接口。
• DisplayPort 接收器视频输出直接驱动 DisplayPort 源视频接口，并在传输到显示器之前编码到 DisplayPort 主链路。
• IOPLL 以固定频率驱动 DisplayPort 接收器和源视频时钟。
• 如果 DisplayPort 接收器和源的 MAX_LINK_RATE 参数配置为 HBR3 并且 PIXELS_PER_CLOCK 配置为 Quad，则视频时钟以 300 MHz 运行以支持 8Kp30 像素速率（1188/4 = 297 MHz）。

2.2. 计时方案
时钟方案说明了 DisplayPort Intel FPGA IP design ex 中的时钟域amp勒。
图 7. Intel Agilex F-tile DisplayPort 收发器时钟方案

表 4. 时钟方案信号

图表中的时钟	描述
SysPLL refclk	F-tile 系统 PLL 参考时钟，它可以是任何时钟频率，可被系统 PLL 分频为该输出频率。 在这个设计前ample、system_pll_clk_link 和 rx/tx refclk_link 共享相同的 SysPLL refclk，即 150Mhz。 在将相应的输出端口连接到 DisplayPort Phy Top 之前，它必须是一个自由运行的时钟，它从专用收发器参考时钟引脚连接到参考和系统 PLL 时钟 IP 的输入时钟端口。
系统锁相环时钟链接	支持所有 DisplayPort 速率的最小系统 PLL 输出频率为 320Mhz。 这个设计前ample 使用 900 Mhz（最高）输出频率，以便 SysPLL refclk 可以与 150 Mhz 的 rx/tx refclk_link 共享。
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR 和 Tx PLL Link refclk 固定为 150 Mhz 以支持所有 DisplayPort 数据速率。
rx_ls_clkout/tx 是clkout	DisplayPort Link Speed Clock 为 DisplayPort IP 内核提供时钟。 频率等于数据速率除以并行数据宽度。 Examp乐： 频率 = 数据速率/数据宽度 = 8.1G (HBR3) / 40 位 = 202.5 兆赫兹

2.3. 仿真试验台
仿真测试台仿真 DisplayPort TX 串行环回至 RX。
图 8. DisplayPort 英特尔 FPGA IP 单工模式仿真测试台框图

表 5. 测试平台组件

成分	描述
视频码型发生器	此生成器生成您可以配置的彩条图案。 您可以参数化视频格式时序。
测试台控制	该模块控制仿真的测试序列并为 TX 内核生成必要的激励信号。 测试台控制块还从源和接收器读取 CRC 值以进行比较。
RX 链路速度时钟频率检查器	该检查器验证 RX 收发器恢复的时钟频率是否与所需的数据速率匹配。
TX 链路速度时钟频率检查器	该检查器验证 TX 收发器恢复的时钟频率是否与所需的数据速率匹配。

仿真测试平台进行以下验证：
表 6. 测试平台验证

测试标准	确认
• 数据速率 HBR3 链路训练 • 读取DPCD 寄存器以检查DP 状态是否设置和测量TX 和RX 链路速度频率。	集成频率检查器以测量从 TX 和 RX 收发器输出的链路速度时钟频率。
• 运行从TX 到RX 的视频模式。 • 验证源和接收器的 CRC 以检查它们是否匹配	• 将视频模式发生器连接到 DisplayPort 源以生成视频模式。 • Testbench 控制接下来从 DPTX 和 DPRX 寄存器中读出 Source 和 Sink CRC，并进行比较以确保两个 CRC 值相同。 笔记： 为确保计算 CRC，您必须启用支持 CTS 测试自动化参数。

DisplayPort Intel 的文档修订历史

Agilex F-tile FPGA IP 设计实例amp用户指南

文档版本	英特尔 Quartus Prime 版本	IP版本	更改
2021.12.13	21.4	21.0.0	初始版本。

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UG-20347
ID： 709308
版本： 2021.12.13

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参考

• 用户手册