DisplayPort Agilex F-Tile FPGA IP Design Example
באַניצער גייד
דערהייַנטיקט פֿאַר Intel® Quartus® Prime Design Suite: 21.4
IP ווערסיע: 21.0.0

DisplayPort Intel FPGA IP Design Exampדי שנעל אָנהייב גייד

די DisplayPort Intel® FPGA IP פּלאַן עקסampלייס פֿאַר Intel Agilex ™ F-טייל דעוויסעס האָבן אַ סימיאַלייטינג טעסטבענטש און אַ ייַזנוואַרג פּלאַן וואָס שטיצט זאַמלונג און ייַזנוואַרג טעסטינג.
די DisplayPort Intel FPGA IP אָפפערס די פאלגענדע פּלאַן עקסamples:

• DisplayPort SST פּאַראַלעל לופּבאַקק אָן אַ פּיקסעל זייגער רעקאָווערי (PCR) מאָדולע מיט סטאַטיק קורס

ווען איר דזשענערייט אַ פּלאַן עקסample, דער פּאַראַמעטער רעדאַקטאָר אויטאָמאַטיש קריייץ די fileעס איז נייטיק צו סימולירן, צונויפנעמען און פּרובירן די פּלאַן אין ייַזנוואַרג.
באַמערקונג: Intel Quartus® Prime 21.4 ווייכווארג ווערסיע שטיצט בלויז פּרילימאַנערי פּלאַן עקסampלי פֿאַר סימיאַליישאַן, סינטעז, זאַמלונג און טיימינג אַנאַליסיס צוועקן. ייַזנוואַרג פאַנגקשאַנאַליטי איז נישט גאָר וועראַפייד.
פיגורע 1. אַנטוויקלונג שtages

פֿאַרבונדענע אינפֿאָרמאַציע

• DisplayPort Intel FPGA IP באַניצער גייד
• מיגרייטינג צו Intel Quartus Prime Pro Edition

1.1. Directory סטרוקטור
פיגורע 2. Directory סטרוקטור

טיש 1. פּלאַן עקסampדי קאַמפּאָונאַנץ

פאָלדערס	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX בנין בלאָק)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX בנין בלאָק)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. האַרדוואַרע און ווייכווארג רעקווירעמענץ
ינטעל ניצט די פאלגענדע ייַזנוואַרג און ווייכווארג צו פּרובירן דעם פּלאַן עקסampלאַ:
ייַזנוואַרג

• Intel Agilex I-Series אנטוויקלונג קיט

ווייכווארג

• Intel Quartus Prime
• Synopsys* VCL סימיאַלייטער

1.3. שאַפֿן די פּלאַן
ניצן די DisplayPort Intel FPGA IP פּאַראַמעטער רעדאַקטאָר אין Intel Quartus Prime ווייכווארג צו דזשענערייט דעם פּלאַן עקסample.
פיגורע 3. דזשענערייטינג די פּלאַן פלאָו

1. אויסקלייַבן מכשירים ➤ IP קאַטאַלאָג, און סעלעקטירן Intel Agilex F-tile ווי די ציל מיטל משפּחה.
   באַמערקונג: דער פּלאַן עקסample בלויז שטיצט Intel Agilex F-טייל דעוויסעס.
2. אין די IP קאַטאַלאָג, געפֿינען און טאָפּל-גיט DisplayPort Intel FPGA IP. די New IP Variation פֿענצטער איז ארויס.
3. ספּעציפיצירן אַ שפּיץ-מדרגה נאָמען פֿאַר דיין מנהג IP ווערייישאַן. דער פּאַראַמעטער רעדאַקטאָר סאַוועס די IP ווערייישאַן סעטטינגס אין אַ file געהייסן .יפּ.
4. איר קענט אויסקלייַבן אַ ספּעציפיש Intel Agilex F-טייל מיטל אין די מיטל פעלד, אָדער האַלטן די פעליקייַט סעלעקציע פון ​​​​Intel Quartus Prime ווייכווארג מיטל.
5. דריקט OK. דער פּאַראַמעטער רעדאַקטאָר איז ארויס.
6. קאַנפיגיער די געבעטן פּאַראַמעטערס פֿאַר ביידע טקס און רקס
7. אויף די פּלאַן עקסampאויף די קוויטל, סעלעקטירן DisplayPort SST פּאַראַלעל לופּבאַקק אָן פּקר.
8. סעלעקטירן סימיאַליישאַן צו דזשענערייט די טעסטבענטש, און סעלעקטירן סינטעז צו דזשענערייט די ייַזנוואַרג פּלאַן למשלample. איר מוזן אויסקלייַבן בייַ מינדסטער איינער פון די אָפּציעס צו דזשענערייט דעם פּלאַן עקסample fileס. אויב איר אויסקלייַבן ביידע, די דור צייט איז מער.
9. דריקט Generate Exampלאַ פּלאַן.

1.4. סימולאַטינג די פּלאַן
די DisplayPort Intel FPGA IP פּלאַן עקסampדי טעסטבענטש סימיאַלייץ אַ סיריאַל לופּבאַקק פּלאַן פון אַ TX בייַשפּיל צו אַ RX בייַשפּיל. אַן ינערלעך ווידעא מוסטער גענעראַטאָר מאָדולע דרייווז די DisplayPort TX בייַשפּיל און די RX בייַשפּיל ווידעא רעזולטאַט קאַנעקץ צו CRC טשעקקערס אין די טעסטבענטש.
פיגורע 4. פּלאַן סימיאַליישאַן פלאָו

1. גיין צו Synopsys סימיאַלייטער טעקע און סעלעקטירן VCS.
2. לויפן סימיאַליישאַן שריפט.
   מקור vcs_sim.sh
3. דער שריפט פּערפאָרמז Quartus TLG, קאַמפּיילז און לויפן די טעסטבענטש אין די סימיאַלייטער.
4. פונאַנדערקלייַבן די רעזולטאַט.
   א געראָטן סימיאַליישאַן ענדס מיט מקור און סינק SRC פאַרגלייַך.

1.5. קאַמפּיילינג און סימולאַטינג די פּלאַן
פיגורע 5. קאַמפּיילינג און סימולאַטינג די פּלאַן

צו זאַמלען און לויפן אַ דעמאַנסטריישאַן פּרובירן אויף די ייַזנוואַרג עקסampאין די פּלאַן, נאָכגיין די סטעפּס:

1. פאַרזיכערן ייַזנוואַרג עקסampדי פּלאַן דור איז גאַנץ.
2. קאַטער די Intel Quartus Prime Pro Edition ווייכווארג און עפֿענען /quartus/agi_dp_demo.qpf.
3. גיט פּראַסעסינג ➤ אָנהייב זאַמלונג.
4. וואַרטן ביז די זאַמלונג איז געענדיקט.

באַמערקונג: דער פּלאַן עקסample טוט נישט פאַנגקשאַנאַלי באַשטעטיקן פּרעלימינאַרי פּלאַן עקסampלייענען אויף ייַזנוואַרג אין דעם Quartus מעלדונג.
פֿאַרבונדענע אינפֿאָרמאַציע
Intel Agilex I-Series FPGA אנטוויקלונג קיט באַניצער גייד

1.6. DisplayPort Intel FPGA IP Design Exampדי פּאַראַמעטערס
טיש 2. DisplayPort Intel FPGA IP Design Exampדי פּאַראַמעטערס פֿאַר Intel Agilex F-tile מיטל

פּאַראַמעטער	ווערט	באַשרייַבונג
בנימצא פּלאַן עקסample
אויסקלייַבן דיזיין	• קיינער • DisplayPort SST פּאַראַלעל לופּבאַקק אָן פּקר	אויסקלייַבן די פּלאַן עקסampצו זיין דזשענערייטאַד. • קיין: קיין פּלאַן עקסample איז בנימצא פֿאַר די קראַנט פּאַראַמעטער סעלעקציע • DisplayPort SST פּאַראַלעל לופּבאַקק אָן פּקר: דעם פּלאַן עקסampעס דעמאַנסטרייץ פּאַראַלעל לופּבאַקק פון DisplayPort זינקען צו DisplayPort מקור אָן אַ פּיקסעל זייגער רעקאָווערי (PCR) מאָדולע ווען איר קער אויף די געבן ווידעא ינפּוט בילד פּאָרט פּאַראַמעטער.
פּלאַן עקסample Files
סימיאַליישאַן	אנצינדן אויסלעשן	קער אויף דעם אָפּציע צו דזשענערייט די נייטיק fileס פֿאַר די סימיאַליישאַן טעסטבענטש.
סינטעז	אנצינדן אויסלעשן	קער אויף דעם אָפּציע צו דזשענערייט די נייטיק files פֿאַר Intel Quartus Prime זאַמלונג און ייַזנוואַרג פּלאַן.
דזשענערייטאַד HDL פֿאָרמאַט
דזשענערייט File פֿאָרמאַט	Verilog, VHDL	אויסקלייַבן דיין בילכער HDL פֿאָרמאַט פֿאַר די דזשענערייטאַד פּלאַן עקסample fileשטעלן. באַמערקונג: דער אָפּציע בלויז דיטערמאַנז די פֿאָרמאַט פֿאַר די דזשענערייטאַד שפּיץ מדרגה IP fileס. אַלע אנדערע files (למשלampדי טעסטבענטשעס און שפּיץ מדרגה files פֿאַר ייַזנוואַרג דעמאַנסטריישאַן) זענען אין Verilog HDL פֿאָרמאַט.
ציל אנטוויקלונג קיט
אויסקלייַבן ברעט	• קיין אַנטוויקלונג קיט • Intel Agilex I-Series אַנטוויקלונג קיט	סעלעקטירן דעם ברעט פֿאַר די טאַרגעטעד פּלאַן, למשלample. • קיין אנטוויקלונג קיט: די אָפּציע יקסקלודז אַלע ייַזנוואַרג אַספּעקץ פֿאַר די פּלאַן עקסample. די IP האַרץ שטעלט אַלע שטיפט אַסיינמאַנץ צו ווירטואַל פּינס. • Intel Agilex I-Series FPGA אנטוויקלונג קיט: די אָפּציע אויטאָמאַטיש סאַלעקץ די פּרויעקט ס ציל מיטל צו גלייַכן די מיטל אויף דעם אַנטוויקלונג קיט. איר קענט טוישן די ציל מיטל ניצן די טוישן טאַרגעט מיטל פּאַראַמעטער אויב דיין ברעט רעוויזיע האט אַ אַנדערש מיטל וואַריאַנט. די IP האַרץ שטעלט אַלע שטיפט אַסיינמאַנץ לויט די אַנטוויקלונג ינווענטאַר. באַמערקונג: פּרילימאַנערי פּלאַן עקסample איז נישט פאַנגקשאַנאַלי וועראַפייד אויף ייַזנוואַרג אין דעם Quartus מעלדונג. • מנהג אנטוויקלונג קיט: דעם אָפּציע אַלאַוז די פּלאַן עקסampצו זיין טעסטעד אויף אַ דריט-פּאַרטיי אַנטוויקלונג קיט מיט אַן Intel FPGA. איר קען דאַרפֿן צו שטעלן די שטיפט אַסיינמאַנץ אויף דיין אייגן.
	ציל מיטל
טוישן ציל מיטל	אנצינדן אויסלעשן	קער אויף דעם אָפּציע און סעלעקטירן די בילכער מיטל וואַריאַנט פֿאַר די אַנטוויקלונג קיט.

פּאַראַלעל לופּבאַקק פּלאַן עקסamples

די DisplayPort Intel FPGA IP פּלאַן עקסampדי ווייַזן פּאַראַלעל לופּבאַקק פֿון DisplayPort RX למשל צו DisplayPort TX אָן אַ פּיקסעל זייגער רעקאָווערי (PCR) מאָדולע מיט סטאַטיק קורס.
טיש 3. DisplayPort Intel FPGA IP Design Example פֿאַר Intel Agilex F-tile Device

פּלאַן עקסample	באַצייכענונג	דאַטע קורס	טשאַננעל מאָדע	לופּבאַקק טיפּ
DisplayPort SST פּאַראַלעל לופּבאַקק אָן פּקר	DisplayPort SST	HBR3	סימפּלעקס	פּאַראַלעל אָן פּקר

2.1. Intel Agilex F-tile DisplayPort SST פּאַראַלעל לופּבאַקק פּלאַן פֿעיִקייטן
די ססט פּאַראַלעל לופּבאַקק פּלאַן עקסampלייענען די טראַנסמיסיע פון ​​​​אַ איין ווידעא טייַך פֿון DisplayPort זינקען צו DisplayPort מקור אָן פּיקסעל זייגער רעקאָווערי (PCR) מיט סטאַטיק קורס.

פיגורע 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback אָן פּקר

• אין דעם וואַריאַנט, די פּאַראַמעטער פון די DisplayPort מקור, TX_SUPPORT_IM_ENABLE, איז אויסגעדרייט אויף און די ווידעא בילד צובינד איז געניצט.
• די DisplayPort זינקען נעמט ווידעא און אָדער אַודיאָ סטרימינג פון פונדרויסנדיק ווידעא מקור אַזאַ ווי גפּו און דיקאָודז עס אין פּאַראַלעל ווידעא צובינד.
• די DisplayPort זינקען ווידעא רעזולטאַט גלייך דרייווז די DisplayPort מקור ווידעא צובינד און ענקאָוד צו די DisplayPort הויפּט לינק איידער טראַנסמיטינג צו די מאָניטאָר.
• די IOPLL דרייווז ביידע די DisplayPort זינקען און מקור ווידעא קלאַקס מיט אַ פאַרפעסטיקט אָפטקייַט.
• אויב DisplayPort זינקען און מקור ס MAX_LINK_RATE פּאַראַמעטער איז קאַנפיגיערד צו HBR3 און PIXELS_PER_CLOCK איז קאַנפיגיערד צו קוואַד, די ווידעא זייגער לויפט ביי 300 מהז צו שטיצן 8Kp30 פּיקסעל קורס (1188/4 = 297 מהז).

2.2. קלאַקינג סקים
די קלאַקינג סכעמע ילאַסטרייץ די זייגער דאָומיינז אין די DisplayPort Intel FPGA IP פּלאַן עקסample.
פיגורע 7. Intel Agilex F-tile DisplayPort Transceiver קלאַקינג סכעמע

טיש 4. קלאַקינג סכעמע סיגנאַלז

זייגער אין דיאַגראַמע	באַשרייַבונג
SysPLL refclk	פ-טייל סיסטעם פּלל רעפֿערענץ זייגער וואָס קענען זיין קיין זייגער אָפטקייַט וואָס איז דיווידאַבאַל דורך סיסטעם פּלל פֿאַר דער רעזולטאַט אָפטקייַט. אין דעם פּלאַן עקסample, system_pll_clk_link און rx/tx refclk_link איז ייַנטיילונג די זעלבע SysPLL refclk וואָס איז 150 מהז. עס מוזן זיין אַ פריי פליסנדיק זייגער וואָס איז קאָננעקטעד פֿון אַ דעדאַקייטאַד טראַנססעיווער רעפֿערענץ זייגער שטיפט צו די אַרייַנשרייַב זייגער פּאָרט פון רעפערענץ און סיסטעם PLL קלאַקס IP, איידער קאַנעקטינג די קאָראַספּאַנדינג רעזולטאַט פּאָרט צו DisplayPort Phy Top.
system_pll_clk_link	די מינימום סיסטעם PLL רעזולטאַט אָפטקייַט צו שטיצן אַלע DisplayPort קורס איז 320 מהז. דעם פּלאַן עקסample ניצט 900 מהז (העכסטן) רעזולטאַט אָפטקייַט אַזוי אַז SysPLL refclk קענען זיין שערד מיט rx / tx refclk_link וואָס איז 150 מהז.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR און Tx PLL Link refclk וואָס פאַרפעסטיקט צו 150 מהז צו שטיצן אַלע DisplayPort דאַטן קורס.
rx_ls_clkout/tx איז קלקאָוט	DisplayPort לינק ספּיד זייגער צו זייגער DisplayPort IP האַרץ. אָפטקייַט עקוויוואַלענט צו דאַטאַ קורס טיילן דורך פּאַראַלעל דאַטן ברייט. Exampלאַ: אָפטקייַט = דאַטן קורס / דאַטן ברייט = 8.1G (HBR3) / 40 ביץ = 202.5 מהז

2.3. סימיאַליישאַן טעסטבענטש
די סימיאַליישאַן טעסטבענטש סימיאַלייץ די DisplayPort TX סיריאַל לופּבאַקק צו רקס.
פיגורע 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram

טיש 5. טעסטבענטש קאַמפּאָונאַנץ

קאָמפּאָנענט	באַשרייַבונג
ווידעא מוסטער גענעראַטאָר	דער גענעראַטאָר טראגט קאָליר באַר פּאַטערנז וואָס איר קענען קאַנפיגיער. איר קענען פּאַראַמעטיזע די טיימינג פון די ווידעא פֿאָרמאַט.
טעסטבענטש קאָנטראָל	דער בלאָק קאָנטראָלס די פּראָבע סיקוואַנס פון די סימיאַליישאַן און דזשענערייץ די נייטיק סטימול סיגנאַלז צו די טקס האַרץ. די טעסטבענטש קאָנטראָל בלאָק אויך לייענט די CRC ווערט פון ביידע מקור און זינקען צו מאַכן קאַמפּעראַסאַנז.
RX לינק ספּיד זייגער פרעקווענסי טשעקער	דער טשעקער וועראַפייז אויב די RX טראַנססעיווער ריקאַווערד זייגער אָפטקייַט שוועבעלעך די געבעטן דאַטן קורס.
טקס לינק ספּיד זייגער פרעקווענסי טשעקער	דער טשעקער וועראַפייז אויב די TX טראַנססעיווער ריקאַווערד זייגער אָפטקייַט שוועבעלעך די געבעטן דאַטן קורס.

די סימיאַליישאַן טעסטבענטש טוט די פאלגענדע וועראַפאַקיישאַנז:
טיש 6. טעסטבענטש וועראַפאַקיישאַנז

טעסט קריטעריאַ	וועראַפאַקיישאַן
• פֿאַרבינדונג טראַינינג מיט דאַטן קורס HBR3 • לייענען די DPCD רעדזשיסטערז צו קאָנטראָלירן אויב די DP Status שטעלט און מעסטן ביידע TX און RX לינק ספּיד אָפטקייַט.	ינטאַגרייץ Frequency Checker צו מעסטן די אָפטקייַט רעזולטאַט פון די לינק ספּיד זייגער פֿון די TX און RX טראַנססעיווער.
• לויפן ווידעא מוסטער פון טקס צו רקס. • באַשטעטיקן די CRC פֿאַר ביידע מקור און זינקען צו קאָנטראָלירן אויב זיי גלייַכן	• קאַנעקץ ווידעא מוסטער גענעראַטאָר צו די DisplayPort מקור צו דזשענערייט די ווידעא מוסטער. • טעסטבענטש קאָנטראָל ווייַטער לייענט ביידע מקור און סינק קרק פֿון דפּטקס און דפּרקס רעדזשיסטערז און קאַמפּערז צו ענשור אַז ביידע קרק וואַלועס זענען יידעניקאַל. באַמערקונג: צו ענשור CRC איז קאַלקיאַלייטיד, איר מוזן געבן די סופּפּאָרט CTS פּרובירן אָטאַמיישאַן פּאַראַמעטער.

דאָקומענט רעוויזיע געשיכטע פֿאַר די DisplayPort Intel

Agilex F-tile FPGA IP Design Exampדער באַניצער גייד

דאָקומענט ווערסיע	Intel Quartus Prime ווערסיע	IP ווערסיע	ענדערונגען
2021.12.13	21.4	21.0.0	ערשט מעלדונג.

Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל קאָרפּאָראַטיאָן אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון ​​די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס.
* אנדערע נעמען און בראַנדז קען זיין קליימד ווי די פאַרמאָג פון אנדערע.
ISO 9001: 2015 רעגיסטרירט

אָנליין ווערסיע
שיקן באַמערקונגען
UG-20347
ID: 709308
ווערסיע: 2021.12.13

דאָקומענטן / רעסאָורסעס

Intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdfבאַניצער גייד DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP Design, UG-20347, 709308

רעפערענצן

• באַניצער מאַנואַל