F-Tile Interlaken Intel FPGA IP Design Example

Udhëzues për fillimin e shpejtë

Bërthama IP F-Tile Interlaken Intel® FPGA ofron një panel testimi simulues. Një dizajn hardueri p.shampAi që mbështet kompilimin dhe testimin e harduerit do të jetë i disponueshëm në versionin 21.4 të softuerit Intel Quartus® Prime Pro Edition. Kur gjeneroni dizajnin p.shample, redaktori i parametrave krijon automatikisht fileËshtë e nevojshme për të simuluar, përpiluar dhe testuar dizajnin.
Tabela e provës dhe dizajni p.shampmbështet modalitetin NRZ dhe PAM4 për pajisjet me pllaka F. Bërthama IP F-Tile Interlaken Intel FPGA gjeneron dizajn examples për kombinimet e mëposhtme të mbështetura të numrit të korsive dhe shpejtësive të të dhënave.

Kombinimet e mbështetura nga IP të numrit të korsive dhe tarifave të të dhënave
Kombinimet e mëposhtme mbështeten në versionin 21.3 të softuerit Intel Quartus Prime Pro Edition. Të gjitha kombinimet e tjera do të mbështeten në një version të ardhshëm të Intel Quartus Prime Pro Edition.

Numri i korsive	Shpejtësia e korsisë (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	po	–	po	po	–
6	–	–	–	po	po
8	–	–	po	po	–
10	–	–	po	po	–
12	–	po	po	po	–

Figura 1. Hapat e Zhvillimit për Dizajn Shemample

Shënim: Përpilimi dhe testimi i harduerit do të jenë të disponueshëm në versionin 21.4 të softuerit Intel Quartus Prime Pro Edition.
Dizajni kryesor i F-Tile Interlaken Intel FPGA IP example mbështet veçoritë e mëposhtme:

• Modaliteti i kthimit serial i brendshëm TX në RX
• Gjeneron automatikisht paketa me madhësi fikse
• Aftësitë bazë të kontrollit të paketave
• Aftësia për të përdorur System Console për të rivendosur dizajnin për qëllime ritestimi

Figura 2.Bllokodiagrami i nivelit të lartë

Informacione të Përafërta

• Udhëzuesi i përdorimit të F-Tile Interlaken Intel FPGA IP
• Shënime të lëshimit të F-Tile Interlaken Intel FPGA IP

Kërkesat e harduerit dhe softuerit

Për të testuar ishampnë dizajn, përdorni harduerin dhe softuerin e mëposhtëm:

• Versioni 21.3 i softuerit Intel Quartus Prime Pro Edition
• Konsola e sistemit
• Simulator i mbështetur:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE ose Questa*

Shënim:  Mbështetje harduerike për dizajn p.shampdo të jetë i disponueshëm në versionin 21.4 të softuerit Intel Quartus Prime Pro Edition.

Gjenerimi i Dizajnit

Figura 3. Procedura

Ndiqni këto hapa për të gjeneruar modelin p.shample dhe testbench:

1. Në softuerin Intel Quartus Prime Pro Edition, klikoni File ➤ New Project Wizard për të krijuar një projekt të ri Intel Quartus Prime ose klikoni File ➤ Hapni Projektin për të hapur një projekt ekzistues Intel Quartus Prime. Magjistari ju kërkon të specifikoni një pajisje.
2. Specifikoni familjen e pajisjes Agilex dhe zgjidhni pajisjen me F-Tile për dizajnin tuaj.
3. Në Katalogun IP, gjeni dhe klikoni dy herë F-Tile Interlaken Intel FPGA IP. Shfaqet dritarja New IP Variant.
4. Specifikoni një emër të nivelit të lartë për variacionin tuaj të personalizuar të IP-së. Redaktori i parametrave ruan cilësimet e variacionit IP në a file emërtuar .ip.
5. Klikoni OK. Shfaqet redaktori i parametrave.

Figura 4. Shembample Dizajni Tab

6. Në skedën IP, specifikoni parametrat për variacionin bazë të IP-së tuaj.
7. Në ishampnë skedën Design, zgjidhni opsionin Simulimi për të gjeneruar panelin e testimit.
Shënim: Opsioni i sintezës është për harduerin p.shample design, i cili do të jetë i disponueshëm në versionin 21.4 të softuerit Intel Quartus Prime Pro Edition.
8. Për formatin e gjeneruar HDL, opsioni Verilog dhe VHDL është i disponueshëm.
9. Klikoni Generate Example Dizajn. Përzgjedhja ExampShfaqet dritarja e Direktorisë së Dizajnit.
10. Nëse dëshironi të modifikoni dizajnin p.shampshtegu ose emri i drejtorisë nga parazgjedhjet e shfaqura (ilk_f_0_example_design), shfletoni në rrugën e re dhe shkruani modelin e ri exampemri i drejtorisë.
11. Klikoni në rregull.

Shënim: Në modelin F-Tile Interlaken Intel FPGA IP exampKështu, një SystemPLL instantohet automatikisht dhe lidhet me bërthamën IP F-Tile Interlaken Intel FPGA. Rruga e hierarkisë SystemPLL në dizajnin p.shample eshte:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL në dizajn p.shample ndan të njëjtën orë referimi 156.26 MHz si Transmetuesi.

Struktura e Drejtorisë

Bërthama IP F-Tile Interlaken Intel FPGA gjeneron sa vijon files për dizajnin p.shampe:
Figura 5.  Struktura e drejtorisë

Tabela 2. Hardware Design Example File Përshkrimet
Këto files janë nëample_installation_dir>/ilk_f_0_exampdrejtoria le_design.

File Emrat	Përshkrimi
example_design.qpf	Projekti Intel Quartus Prime file.
example_design.qsf	Cilësimet e projektit Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Kufizimet e dizajnit të Synopsys file. Ju mund të kopjoni dhe modifikoni për dizajnin tuaj.
sysconsole_testbench.tcl	Kryesor file për të hyrë në panelin e sistemit

Shënim: Mbështetje harduerike për dizajn p.shampdo të jetë i disponueshëm në versionin 21.4 të softuerit Intel Quartus Prime Pro Edition.

Tabela 3. Tavolina e provës File Përshkrimi

Kjo file ndodhet neample_installation_dir>/ilk_f_0_example_design/ exampdirektoria le_design/rtl.

File Emri	Përshkrimi
top_tb.sv	Tavolinë testimi të nivelit të lartë file.

Tabela 4. Scripts Testbench

Këto files janë nëample_installation_dir>/ilk_f_0_example_design/ exampdrejtoria le_design/testbench

File Emri	Përshkrimi
run_vcs.sh	Skripti Synopsys VCS për të ekzekutuar panelin e testimit.
run_vcsmx.sh	Skripti Synopsys VCS MX për të ekzekutuar panelin e testimit.
run_mentor.tcl	Skripti Siemens EDA ModelSim SE ose Questa për të ekzekutuar panelin e testimit.

Simulimi i Dizajnit Example Testbench

Figura 6. Procedura

Ndiqni këto hapa për të simuluar panelin e testimit:

1. Në vijën e komandës, kaloni në drejtorinë e simulimit të testbench. Rruga e drejtorisë ështëample_installation_dir>/example_design/ testbench.
2. Ekzekutoni skriptin e simulimit për simulatorin e mbështetur sipas zgjedhjes suaj. Skripti përpilon dhe drejton testbench në simulator. Skripti juaj duhet të kontrollojë nëse numërimet e SOP dhe EOP përputhen pas përfundimit të simulimit.

Tabela 5. Hapat për të ekzekutuar simulimin

Simulator	Udhëzimet
VCS	Në vijën e komandës, shkruani:   sh run_vcs.sh
VCS MX	Në vijën e komandës, shkruani:   sh run_vcsmx.sh
ModelSim SE ose Questa	Në vijën e komandës, shkruani:   vsim -do run_mentor.tcl Nëse preferoni të simuloni pa shfaqur modelin GUI të ModelSim, shkruani:   vsim -c -do run_mentor.tcl

3. Analizoni rezultatet. Një simulim i suksesshëm dërgon dhe merr paketa dhe shfaq "Test KALUAR".

Tabela e provës për dizajnin p.shampai kryen detyrat e mëposhtme:

• Instancon thelbin IP të F-Tile Interlaken Intel FPGA.
• Printon statusin PHY.
• Kontrollon sinkronizimin e metaframeve (SYNC_LOCK) dhe kufijtë e fjalëve (blloku) (WORD_LOCK).
• Pret që korsitë individuale të kyçen dhe të rreshtohen.
• Fillon transmetimin e paketave.
• Kontrollon statistikat e paketave:
  • Gabimet CRC24
  • PSV-të
  • EOP-të

Në vijim sampdalja le ilustron një test të suksesshëm të simulimit:

Përpilimi i Dizajnit Shample

1. Sigurohuni që ishampgjenerimi i dizajnit është i plotë.
2. Në softuerin Intel Quartus Prime Pro Edition, hapni projektin Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. Në menynë Processing, klikoni Start Compilation.

Dizajni p.shample Përshkrimi

Dizajni p.shample demonstron funksionalitetet e bërthamës IP të Interlaken.

Dizajni p.shample Komponentët

Ishample design lidh sistemin dhe orët referencë PLL dhe komponentët e kërkuar të projektimit. Ishample design konfiguron bërthamën IP në modalitetin e brendshëm të kthimit dhe gjeneron pako në ndërfaqen e transferimit të të dhënave të përdoruesit të bërthamës IP TX. Bërthama IP i dërgon këto pako në rrugën e brendshme të kthimit përmes transmetuesit.
Pasi marrësi i bërthamës IP merr paketat në rrugën e kthimit, ai përpunon paketat Interlaken dhe i transmeton ato në ndërfaqen e transferimit të të dhënave të përdoruesit RX. Ishample design kontrollon që paketat e marra dhe të transmetuara përputhen.
Dizajni F-Tile Interlaken Intel IP example përfshin komponentët e mëposhtëm:

1. Bërthama IP e F-Tile Interlaken Intel FPGA
2. Gjeneruesi i paketave dhe kontrolluesi i paketave
3. Referenca F-Tile dhe Orët PLL të Sistemit Bërthama IP e Intel FPGA

Sinjalet e ndërfaqes

Tabela 6. Dizajni Shemample Sinjalet e Ndërfaqes

Emri i portit	Drejtimi	Gjerësia (bit)	Përshkrimi
mgmt_clk	Input	1	Hyrja e orës së sistemit. Frekuenca e orës duhet të jetë 100 MHz.
pll_ref_clk	Input	1	Ora e referencës së transmetuesit. Drejton RX CDR PLL.
rx_pin	Input	Numri i korsive	Pini i të dhënave të marrësit SERDES.
tx_pin	Prodhimi	Numri i korsive	Transmetoni pinin e të dhënave SERDES.
rx_pin_n(1)	Input	Numri i korsive	Pini i të dhënave të marrësit SERDES.
tx_pin_n(1)	Prodhimi	Numri i korsive	Transmetoni pinin e të dhënave SERDES.
mac_clk_pll_ref	Input	1	Ky sinjal duhet të drejtohet nga një PLL dhe duhet të përdorë të njëjtin burim të orës që drejton pll_ref_clk. Ky sinjal disponohet vetëm në variacionet e pajisjes në modalitetin PAM4.
usr_pb_reset_n	Input	1	Rivendosja e sistemit.

(1) E disponueshme vetëm në variantet PAM4.

Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime.
*Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.

Regjistrohu Harta

Shënim:

• Dizajni p.shampAdresa e regjistrit fillon me 0x20** ndërsa adresa e regjistrit bazë IP Interlaken fillon me 0x10**.
• Adresa e regjistrit PHY me pllaka F fillon me 0x30** ndërsa adresa e regjistrit të pllakave F fillon me 0x40**. Regjistri FEC disponohet vetëm në modalitetin PAM4.
• Kodi i hyrjes: RO—Vetëm për lexim dhe RW—Lexo/Shkruaj.
• Konsola e sistemit lexon dizajnin p.shample regjistron dhe raporton statusin e testit në ekran.

Tabela 7. Dizajni Shemample Regjistrohu Harta

Kompensimi	Emri	Qasja	Përshkrimi
ora 8:00	Rezervuar
ora 8:01	Rezervuar
ora 8:02	Rivendosja e sistemit PLL	RO	Bitet e mëposhtme tregojnë kërkesën e rivendosjes së sistemit PLL dhe vlerën e aktivizimit: • Biti [0] – sys_pll_rst_req • Biti [1] – sys_pll_rst_en
ora 8:03	Korsia RX e përafruar	RO	Tregon shtrirjen e korsisë RX.
ora 8:04	WORD i kyçur	RO	[NUM_LANES–1:0] – Identifikimi i kufijve të fjalëve (bllokut).
ora 8:05	Sinkronizimi u kyç	RO	[NUM_LANES–1:0] – Sinkronizimi metaframe.
8:06 – 8:09	Numri i gabimeve CRC32	RO	Tregon numrin e gabimeve CRC32.
8'h0A	Numri i gabimeve CRC24	RO	Tregon numrin e gabimeve CRC24.
8'h0B	Sinjali i tejmbushjes/nënfluksit	RO	Bitet e mëposhtme tregojnë: • Bit [3] – sinjal TX nën rrjedhje • Bit [2] – Sinjali i tejmbushjes TX • Bit [1] – Sinjali i tejmbushjes RX
8'h0C	Numërimi i SOP	RO	Tregon numrin e SOP.
8'h0D	Numri i EOP	RO	Tregon numrin e EOP
8'h0E	Numërimi i gabimeve	RO	Tregon numrin e gabimeve të mëposhtme: • Humbja e shtrirjes së korsisë • Fjala e kontrollit të paligjshëm • Model inkuadrimi të paligjshëm • Mungon treguesi SOP ose EOP
8'h0F	send_data_mm_clk	RW	Shkruani 1 në bit [0] për të aktivizuar sinjalin e gjeneratorit.
ora 8:10	Gabim kontrollues		Tregon gabimin e kontrolluesit. (Gabimi i të dhënave SOP, gabimi i numrit të kanalit dhe gabimi i të dhënave PLD)
ora 8:11	Kyçja e sistemit PLL	RO	Biti [0] tregon treguesin e bllokimit PLL.
ora 8:14	TX SOP numërimi	RO	Tregon numrin e SOP të gjeneruar nga gjeneratori i paketave.
ora 8:15	TX EOP numërimi	RO	Tregon numrin e EOP të gjeneruar nga gjeneratori i paketave.
ora 8:16	Paketa e vazhdueshme	RW	Shkruani 1 në bit [0] për të aktivizuar paketën e vazhdueshme.
vazhdoi…

Kompensimi	Emri	Qasja	Përshkrimi
ora 8:39	Numri i gabimeve të ECC	RO	Tregon numrin e gabimeve të ECC.
ora 8:40	ECC korrigjoi numërimin e gabimeve	RO	Tregon numrin e gabimeve të korrigjuara të ECC.
ora 8:50	tile_tx_rst_n	WO	Rivendosja e pllakës në SRC për TX.
ora 8:51	tjegull_rx_rst_n	WO	Rivendosja e pllakës në SRC për RX.
ora 8:52	tile_tx_rst_ack_n	RO	Konfirmimi i rivendosjes së pllakës nga SRC për TX.
ora 8:53	tile_rx_rst_ack_n	RO	Rivendosja e pllakës pranohet nga SRC për RX.

Rivendos

Në bërthamën IP të F-Tile Interlaken Intel FPGA, ju filloni rivendosjen (reset_n=0) dhe mbajeni derisa bërthama IP të kthejë një konfirmim të rivendosjes (reset_ack_n=0). Pasi të hiqet rivendosja (reset_n=1), njohja e rivendosjes kthehet në gjendjen e saj fillestare
(rivendosja_n=1). Në dizajn p.shampLe, një regjistër rst_ack_sticky mban pohimin e njohjes së rivendosjes dhe më pas shkakton heqjen e rivendosjes (reset_n=1). Ju mund të përdorni metoda alternative që i përshtaten nevojave tuaja të projektimit.

E rëndësishme: Në çdo skenar ku kërkohet rikthimi i brendshëm serial, duhet të lëshoni TX dhe RX të pllakës F veçmas në një renditje specifike. Referojuni skriptit të konsolës së sistemit për më shumë informacion.

Figura 7.Rivendosja e sekuencës në modalitetin NRZ

Figura 8.Rivendosja e sekuencës në modalitetin PAM4

F-Tile Interlaken Intel FPGA IP Design Example Arkivat e Udhëzuesit të Përdoruesit

Nëse një version bazë IP nuk është i listuar, zbatohet udhëzuesi i përdoruesit për versionin e mëparshëm bazë IP.

Versioni i Intel Quartus Prime	Versioni Core IP	Udhëzues përdorimi
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design ExampUdhëzuesi i Përdoruesit

Historia e rishikimit të dokumentit për F-Tile Interlaken Intel FPGA IP Design ExampUdhëzuesi i Përdoruesit

Versioni i dokumentit	Versioni i Intel Quartus Prime	Versioni IP	Ndryshimet
2021.10.04	21.3	3.0.0	•      U shtua mbështetje për kombinimet e reja të tarifave të korsive. Për më shumë informacion, referojuni Tabela: Kombinimet e mbështetura IP të numrit të korsive dhe shpejtësisë së të dhënave. •      Përditësoi listën e simulatorëve të mbështetur në seksionin: Kërkesat e harduerit dhe softuerit. •      U shtuan regjistra të rinj të rivendosjes në seksion: Regjistrohu Harta.
2021.06.21	21.2	2.0.0	Lëshimi fillestar.

Dokumentet / Burimet

intel F-Tile Interlaken Intel FPGA IP Design Example [pdfUdhëzuesi i përdoruesit F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, Design Example

Referencat

• Manuali i Përdoruesit