DisplayPort Agilex F-Tile FPGA IP dizajn Example
Používateľská príručka
Aktualizované pre Intel® Quartus® Prime Design Suite: 21.4
Verzia IP: 21.0.0

DisplayPort Intel FPGA IP Design Example Príručka rýchleho spustenia

Dizajn DisplayPort Intel® FPGA IP exampZariadenia Intel Agilex™ F-tile obsahujú simulačný testovací stôl a hardvérový dizajn, ktorý podporuje kompiláciu a testovanie hardvéru.
DisplayPort Intel FPGA IP ponúka nasledujúci dizajn napramples:

• Paralelná spätná väzba DisplayPort SST bez modulu Pixel Clock Recovery (PCR) pri statickej rýchlosti

Keď vytvoríte dizajn naprample, editor parametrov automaticky vytvorí fileJe potrebné simulovať, kompilovať a testovať dizajn v hardvéri.
Poznámka: Verzia softvéru Intel Quartus® Prime 21.4 podporuje iba Preliminary Design Example na účely analýzy simulácie, syntézy, kompilácie a časovania. Funkčnosť hardvéru nie je úplne overená.
Obrázok 1. Vývoj Stages

Súvisiace informácie

• DisplayPort Intel FPGA IP Užívateľská príručka
• Prechod na Intel Quartus Prime Pro Edition

1.1. Adresárová štruktúra
Obrázok 2. Štruktúra adresára

Tabuľka 1. Dizajn Prample Components

Priečinky	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((stavebný blok UX PMA DP)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((stavebný blok UX PMA DP)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardvérové ​​a softvérové ​​požiadavky
Intel používa nasledujúci hardvér a softvér na testovanie dizajnu naprample:
Hardvér

• Vývojová súprava Intel Agilex I-Series

softvér

• Intel Quartus Prime
• Synopsys* VCL Simulator

1.3. Generovanie dizajnu
Pomocou editora parametrov DisplayPort Intel FPGA IP v softvéri Intel Quartus Prime vygenerujte návrh naprample.
Obrázok 3. Generovanie návrhového toku

1. Vyberte položku Nástroje ➤ Katalóg IP a ako skupinu cieľových zariadení vyberte položku Intel Agilex F-tile.
   Poznámka: Dizajn napramppodporuje iba zariadenia Intel Agilex F-tile.
2. V katalógu IP nájdite a dvakrát kliknite na DisplayPort Intel FPGA IP. Zobrazí sa okno Nová variácia IP.
3. Zadajte názov najvyššej úrovne pre vlastnú variáciu adresy IP. Editor parametrov uloží nastavenia variácie IP do a file pomenovaný .ip.
4. Môžete vybrať konkrétne zariadenie Intel Agilex F-tile v poli Device alebo ponechať predvolený výber softvérového zariadenia Intel Quartus Prime.
5. Kliknite na tlačidlo OK. Zobrazí sa editor parametrov.
6. Nakonfigurujte požadované parametre pre TX aj RX
7. Na Design Exampna karte vyberte DisplayPort SST Parallel Loopback Without PCR.
8. Vyberte Simulácia na vygenerovanie testovacej plochy a vyberte Syntéza na vygenerovanie hardvérového dizajnu naprample. Ak chcete vytvoriť návrh, musíte vybrať aspoň jednu z týchto možnostíample files. Ak vyberiete obe, čas generovania bude dlhší.
9. Kliknite na Generate Example Design.

1.4. Simulácia dizajnu
Dizajn DisplayPort Intel FPGA IP example testbench simuluje dizajn sériovej slučky z inštancie TX do inštancie RX. Interný modul generátora obrazového vzoru riadi inštanciu DisplayPort TX a výstup videa inštancie RX sa pripája k kontrolérom CRC v testovacej lavici.
Obrázok 4. Návrh simulácie toku

1. Prejdite do priečinka Synopsys simulator a vyberte VCS.
2. Spustite simulačný skript.
   Zdroj vcs_sim.sh
3. Skript vykoná Quartus TLG, skompiluje a spustí testovaciu plochu v simulátore.
4. Analyzujte výsledok.
   Úspešná simulácia končí porovnaním Source a Sink SRC.

1.5. Kompilácia a simulácia dizajnu
Obrázok 5. Kompilácia a simulácia návrhu

Na zostavenie a spustenie demonštračného testu na hardvéri naprample design, postupujte podľa týchto krokov:

1. Zabezpečte hardvér naprampgenerácia dizajnu je dokončená.
2. Spustite softvér Intel Quartus Prime Pro Edition a otvorte ho /quartus/agi_dp_demo.qpf.
3. Kliknite na Spracovanie ➤ Spustiť kompiláciu.
4. Počkajte, kým sa kompilácia nedokončí.

Poznámka: Dizajn naprample funkčne neoveruje Predbežný návrh Prample na hardvér v tomto vydaní Quartus.
Súvisiace informácie
Používateľská príručka vývojovej súpravy Intel Agilex I-Series FPGA

1.6. DisplayPort Intel FPGA IP Design Example Parametre
Tabuľka 2. DisplayPort Intel FPGA IP Design Prample Parametre pre zariadenie Intel Agilex F-tile Device

Parameter	Hodnota	Popis
Dostupné prevedenie naprample
Vyberte položku Dizajn	• Žiadne • Paralelne DisplayPort SST Loopback bez PCR	Vyberte dizajn naprample sa vygeneruje. • Žiadny: Žiadny dizajn naprample je k dispozícii pre aktuálny výber parametrov • Parallel Loopback DisplayPort SST bez PCR: Tento dizajn naprample demonštruje paralelnú spätnú slučku z konektora DisplayPort na zdroj DisplayPort bez modulu Pixel Clock Recovery (PCR), keď zapnete parameter Enable Video Input Image Port.
Dizajn naprample Files
Simulácia	Zapnuté, Vypnuté	Zapnutím tejto možnosti vytvoríte potrebné files pre simulačný testovací stôl.
Syntéza	Zapnuté, Vypnuté	Zapnutím tejto možnosti vytvoríte potrebné files pre kompiláciu Intel Quartus Prime a dizajn hardvéru.
Generovaný formát HDL
Generovať File Formátovať	Verilog, VHDL	Vyberte si preferovaný HDL formát pre vygenerovaný dizajn naprample filenastaviť. Poznámka: Táto možnosť určuje iba formát vygenerovanej IP najvyššej úrovne files. Všetky ostatné files (naprample testbenches a najvyššej úrovne files pre demonštráciu hardvéru) sú vo formáte Verilog HDL.
Target Development Kit
Vyberte dosku	• Žiadna vývojová súprava • Intel Agilex I-Series Vývojová súprava	Vyberte dosku pre cielený dizajn naprample. • No Development Kit: Táto možnosť vylučuje všetky hardvérové ​​aspekty dizajnu, naprample. Jadro IP nastavuje všetky priradenia pinov na virtuálne piny. • Intel Agilex I-Series FPGA Development Kit: Táto možnosť automaticky vyberie cieľové zariadenie projektu tak, aby sa zhodovalo so zariadením na tejto vývojovej súprave. Cieľové zariadenie môžete zmeniť pomocou parametra Zmeniť cieľové zariadenie, ak má vaša revízia dosky iný variant zariadenia. IP jadro nastavuje všetky priradenia pinov podľa vývojového kitu. Poznámka: Predbežný návrh PrampSúbor nie je funkčne overený na hardvéri v tomto vydaní Quartus. • Custom Development Kit: Táto možnosť umožňuje návrh naprample byť testovaný na vývojovej súprave tretej strany s Intel FPGA. Možno budete musieť nastaviť priradenia pinov sami.
	Cieľové zariadenie
Zmeniť cieľové zariadenie	Zapnuté, Vypnuté	Zapnite túto možnosť a vyberte preferovaný variant zariadenia pre vývojovú súpravu.

Parallel Loopback Design Examples

Dizajn DisplayPort Intel FPGA IP exampdemonštrujú paralelnú spätnú slučku z inštancie DisplayPort RX do inštancie DisplayPort TX bez modulu Pixel Clock Recovery (PCR) pri statickej rýchlosti.
Tabuľka 3. DisplayPort Intel FPGA IP Design Prample pre Intel Agilex F-tile Device

Dizajn naprample	Označenie	Rýchlosť prenosu dát	Režim kanála	Typ spätnej slučky
Paralelná slučka DisplayPort SST bez PCR	DisplayPort SST	HBR3	Simplexné	Paralelné bez PCR

2.1. Funkcie dizajnu paralelnej spätnej väzby s paralelnou spätnou väzbou Intel Agilex F-tile DisplayPort SST
Dizajn paralelnej slučky SST naprampTieto súbory demonštrujú prenos jedného video streamu z DisplayPort do zdroja DisplayPort bez Pixel Clock Recovery (PCR) pri statickej rýchlosti.

Obrázok 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback bez PCR

• V tomto variante je parameter zdroja DisplayPort, TX_SUPPORT_IM_ENABLE, zapnutý a používa sa rozhranie obrazu videa.
• Sink DisplayPort prijíma video a/alebo audio streaming z externého zdroja videa, ako je GPU, a dekóduje ho do paralelného video rozhrania.
• Výstupný video výstup DisplayPort priamo riadi zdrojové video rozhranie DisplayPort a pred prenosom do monitora sa zakóduje do hlavného prepojenia DisplayPort.
• IOPLL riadi zobrazovacie hodiny DisplayPort aj zdrojové video hodiny na pevnej frekvencii.
• Ak je parameter MAX_LINK_RATE DisplayPort a zdroja nakonfigurovaný na HBR3 a PIXELS_PER_CLOCK je nakonfigurovaný na Quad, takt videa bude bežať na frekvencii 300 MHz na podporu 8Kp30 pixelovej frekvencie (1188/4 = 297 MHz).

2.2. Schéma taktovania
Schéma taktovania znázorňuje časové domény v dizajne DisplayPort Intel FPGA IP example.
Obrázok 7. Schéma taktovania DisplayPort transceivera Intel Agilex F-tile

Tabuľka 4. Signály schémy taktovania

Hodiny v diagrame	Popis
SysPLL refclk	Referenčné hodiny F-tile System PLL, čo môže byť ľubovoľná hodinová frekvencia, ktorá je deliteľná systémovou PLL pre túto výstupnú frekvenciu. V tomto dizajne naprample, system_pll_clk_link a rx/tx refclk_link zdieľajú rovnaký refclk SysPLL, ktorý je 150 MHz. Musí to byť hodiny s voľným chodom, ktoré sú pripojené z vyhradeného referenčného hodinového kolíka transceivera k portu vstupných hodín referenčného a systémového PLL Clock IP pred pripojením zodpovedajúceho výstupného portu k DisplayPort Phy Top.
system_pll_clk_link	Minimálna výstupná frekvencia System PLL na podporu všetkých frekvencií DisplayPort je 320 MHz. Tento dizajn naprample používa 900 Mhz (najvyššia) výstupná frekvencia, takže SysPLL refclk možno zdieľať s rx/tx refclk_link, čo je 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR a Tx PLL Link refclk, ktorý bol nastavený na 150 Mhz, aby podporoval všetky prenosové rýchlosti DisplayPort.
rx_ls_clkout/tx Je clkout	DisplayPort Link Speed ​​Clock na taktovanie jadra DisplayPort IP. Frekvencia ekvivalentná rýchlosti prenosu dát vydelená šírkou paralelných dát. Example: Frekvencia = rýchlosť prenosu dát/šírka dát = 8.1 G (HBR3) / 40 bitov = 202.5 ​​MHz

2.3. Simulačný testovací stôl
Simulačná testovacia plocha simuluje sériovú slučku DisplayPort TX na RX.
Obrázok 8. Bloková schéma testovacej skúšobnej stolice na simuláciu jednoduchého režimu DisplayPort Intel FPGA IP

Tabuľka 5. Komponenty Testbench

Komponent	Popis
Generátor video vzorov	Tento generátor vytvára vzory farebných pruhov, ktoré môžete nakonfigurovať. Časovanie formátu videa môžete parametrizovať.
Ovládanie testovacej lavice	Tento blok riadi testovaciu sekvenciu simulácie a generuje potrebné stimulačné signály do jadra TX. Riadiaci blok testbench tiež načítava hodnotu CRC zo zdroja aj zo snímača na porovnanie.
Kontrola frekvencie hodín RX Link Speed	Táto kontrola overuje, či obnovená hodinová frekvencia prijímača RX zodpovedá požadovanej rýchlosti prenosu dát.
Kontrola frekvencie hodín TX Link Speed	Táto kontrola overuje, či obnovená hodinová frekvencia TX transceivera zodpovedá požadovanej rýchlosti prenosu dát.

Simulačný testovací stôl vykonáva nasledujúce overenia:
Tabuľka 6. Overenia Testbench

Testovacie kritériá	Overenie
• Školenie prepojenia pri rýchlosti prenosu dát HBR3 • Prečítajte si registre DPCD a skontrolujte, či stav DP nastavuje a meria frekvenciu TX aj RX Link Speed.	Integruje kontrolu frekvencie na meranie frekvenčného výstupu hodín Link Speed ​​z TX a RX transceivera.
• Spustite video vzor z TX do RX. • Overte CRC pre zdroj aj drez a skontrolujte, či sa zhodujú	• Pripája generátor obrazca videa k zdroju DisplayPort na generovanie obrazca. • Ovládanie Testbench ďalej načíta Source a Sink CRC z registrov DPTX a DPRX a porovná, aby sa zabezpečilo, že obe hodnoty CRC sú identické. Poznámka: Ak chcete zabezpečiť, aby sa vypočítal CRC, musíte povoliť parameter Automatizácia testu podpory CTS.

História revízií dokumentu pre DisplayPort Intel

Agilex F-tile FPGA IP Design Prample Používateľská príručka

Verzia dokumentu	Verzia Intel Quartus Prime	Verzia IP	Zmeny
2021.12.13	21.4	21.0.0	Prvotné uvoľnenie.

Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel Corporation alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, pokiaľ to nie je výslovne písomne ​​dohodnuté spoločnosťou Intel. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadenia skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb.
*Iné názvy a značky môžu byť majetkom iných.
ISO 9001: 2015 Registrovaný

Online verzia
Odoslať spätnú väzbu
UG-20347
ID: 709308
Verzia: 2021.12.13

Dokumenty / zdroje

intel DisplayPort Agilex F-Tile FPGA IP dizajn Example [pdf] Používateľská príručka DisplayPort Agilex F-Tile FPGA IP dizajn Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Prample, IP Design Prample, IP dizajn, UG-20347, 709308

Referencie

• Používateľská príručka