F-Tile JESD204C Intel FPGA IP Design Example

О F-Tile JESD204C Intel® FPGA IP Design ExampРуководство пользователя

В этом руководстве пользователя представлены функции, рекомендации по использованию и подробное описание конструкции ex.ampфайлы для F-Tile JESD204C Intel® FPGA IP с использованием устройств Intel Agilex™.

Целевая аудитория

Этот документ предназначен для:

• Архитектор-дизайнер для выбора IP-адресов на этапе планирования проектирования на уровне системы
• Разработчики аппаратного обеспечения при интеграции IP в дизайн их системного уровня
• Инженеры по валидации на этапе моделирования на уровне системы и проверки оборудования

Связанные документы
В следующей таблице перечислены другие справочные документы, относящиеся к F-Tile JESD204C Intel FPGA IP.

Таблица 1. Связанные документы

Ссылка	Описание
Руководство пользователя F-Tile JESD204C Intel FPGA IP	Предоставляет информацию о F-Tile JESD204C Intel FPGA IP.
Примечания к выпуску F-Tile JESD204C Intel FPGA IP	Перечисляет изменения, внесенные в F-Tile JESD204C F-Tile JESD204C в конкретном выпуске.
Спецификация устройства Intel Agilex	В этом документе описаны электрические характеристики, характеристики переключения, спецификации конфигурации и синхронизация для устройств Intel Agilex.

Сокращения и глоссарий

Таблица 2. Список сокращений

Акроним	Расширение
ЛЕМК	Локальные расширенные многоблочные часы
FC	Тактовая частота кадров
АЦП	Аналого-цифровой преобразователь
ЦАП	Цифро-аналоговый преобразователь
ЦСП	Цифровой сигнальный процессор
TX	Передатчик
RX	Приемник

Акроним	Расширение
DLL	Канальный уровень
КСО	Регистр управления и состояния
КРУ	Часы и блок сброса
ИСР	Процедура обслуживания прерывания
ФИФО	Первый пришел — первый ушел
СЕРДЕС	Сериализатор Десериализатор
ЕСС	Код исправления ошибок
ФЭК	Коррекция ошибок
СЕРР	Обнаружение одиночной ошибки (в ECC, исправимая)
ДЕРР	Обнаружение двойной ошибки (в ECC, фатальная)
ПРБС	Псевдослучайная двоичная последовательность
МАК	Контроллер доступа к среде. MAC включает подуровень протокола, транспортный уровень и уровень канала передачи данных.
ФИЗИЧЕСКИЙ	Физический слой. PHY обычно включает в себя физический уровень, SERDES, драйверы, приемники и CDR.
ПКС	Подуровень физического кодирования
ПМА	Физический носитель
РБД	Задержка буфера RX
UI	Единичный интервал = продолжительность последовательного бита
количество RBD	RX Buffer Delay — последнее прибытие на полосу
Смещение RBD	Возможность выпуска задержки RX Buffer Delay
SH	Синхронизировать заголовок
TL	Транспортный слой
ЕМИБ	Встроенный многокристальный межблочный мост

Таблица 3. Глоссарий

Срок	Описание
Преобразователь устройства	преобразователь АЦП или ЦАП
Логическое устройство	ПЛИС или ASIC
Октет	Группа из 8 бит, служащая входом для кодера 64/66 и выходом из декодера.
Клев	Набор из 4 бит, который является базовой рабочей единицей спецификаций JESD204C.
Блокировать	66-битный символ, сгенерированный схемой кодирования 64/66.
Скорость линии	Эффективная скорость передачи данных по последовательному каналу Скорость линии дорожки = (Mx Sx N'x 66/64 x FC) / L
Ссылка на часы	Link Clock = скорость линии дорожки/66.
Рамка	Набор последовательных октетов, в котором положение каждого октета может быть определено ссылкой на сигнал синхронизации кадра.
Рамочные часы	Системные часы, работающие с частотой кадров, должны быть 1x и 2x тактами канала.

Срок	Описание
Sampколичество кадров в секунду	Samples за такт, всего sampфайлы в тактовой частоте для преобразователя.
ЛЕМК	Внутренние часы используются для выравнивания границы расширенного мультиблока между дорожками и внешними ссылками (SYSREF или подкласс 1).
Подкласс 0	Нет поддержки детерминированной задержки. Данные должны быть немедленно переданы после устранения перекоса между полосами на приемнике.
Подкласс 1	Детерминированная задержка с использованием SYSREF.
Многоточечная связь	Связи между устройствами с 2 или более преобразователями.
Кодирование 64B / 66B	Линейный код, который отображает 64-битные данные в 66-битные для формирования блока. Структура данных базового уровня представляет собой блок, начинающийся с 2-битного заголовка синхронизации.

Таблица 4. Символы

Срок	Описание
L	Количество дорожек на конвертер
M	Количество преобразователей на устройство
F	Количество октетов в кадре на одной дорожке
S	Количество сampФайлов, передаваемых на один преобразователь за цикл кадра
N	Разрешение конвертера
Н'	Общее количество бит в секундуampфайл в формате пользовательских данных
CS	Количество управляющих битов на преобразование сample
CF	Количество управляющих слов на период синхронизации кадра на ссылку
HD	Формат пользовательских данных высокой плотности
E	Количество мультиблоков в расширенном мультиблоке

F-Tile JESD204C Intel FPGA IP Design Example Краткое руководство

IP-дизайн F-Tile JESD204C Intel FPGA exampФайлы для устройств Intel Agilex содержат имитацию тестового стенда и конструкцию оборудования, поддерживающую компиляцию и тестирование оборудования.
Вы можете сгенерировать дизайн F-Tile JESD204C exampфайлов через каталог IP в программном обеспечении Intel Quartus® Prime Pro Edition.

Рисунок 1. Развитие Stages для дизайна Example

Дизайн Exampблок-схема

Рис. 2. F-Tile JESD204C Design Example Блок-схема высокого уровня

Дизайн эксample состоит из следующих модулей:

• Система конструктора платформ
  • F-Tile JESD204C Intel FPGA IP
  • JTAG к главному мосту Авалон
  • Контроллер параллельного ввода/вывода (PIO)
  • Интерфейс последовательного порта (SPI) — ведущий модуль — IOPLL
  • Генератор SYSREF
  • Example Design (ED) Управление CSR
  • Сбросить секвенсоры
• Системная ФАПЧ
• Генератор паттернов
• Проверка шаблона

Таблица 5. Исполнение ExampМодули

Компоненты	Описание
Система конструктора платформ	Система Platform Designer создает экземпляр пути IP-данных F-Tile JESD204C и поддерживающих периферийных устройств.
F-Tile JESD204C Intel FPGA IP	Эта подсистема Platform Designer содержит IP-адреса TX и RX F-Tile JESD204C, созданные вместе с дуплексным PHY.
JTAG к главному мосту Авалон	Этот мост обеспечивает доступ хоста системной консоли к отображенному в памяти IP-адресу в проекте через интерфейс J.TAG интерфейс.
Контроллер параллельного ввода/вывода (PIO)	Этот контроллер предоставляет интерфейс с отображением памяти дляampling и управление портами ввода-вывода общего назначения.
Мастер SPI	Этот модуль обрабатывает последовательную передачу данных конфигурации на интерфейс SPI на стороне преобразователя.
Генератор SYSREF	Генератор SYSREF использует тактовый сигнал канала в качестве эталонного тактового сигнала и генерирует импульсы SYSREF для F-Tile JESD204C IP. Примечание: Этот дизайн бывшийampФайл использует генератор SYSREF для демонстрации инициализации дуплексного IP-канала F-Tile JESD204C. В приложении системного уровня F-Tile JESD204C подкласса 1 необходимо сгенерировать SYSREF из того же источника, что и часы устройства.
ИОППЛ	Этот дизайн бывшийampФайл использует IOPLL для генерации пользовательских часов для передачи данных в F-Tile JESD204C IP.
ЭД Контроль КСО	Этот модуль обеспечивает управление и состояние обнаружения SYSREF, а также управление и состояние тестового шаблона.
Сбросить секвенсоры	Этот дизайн бывшийample состоит из 2 секвенсоров сброса: Последовательность сброса 0 — обрабатывает сброс для домена потоковой передачи TX/RX Avalon®, домена Avalon с отображением памяти, ядра PLL, TX PHY, ядра TX и генератора SYSREF. Последовательность сброса 1 — обрабатывает сброс на RX PHY и RX core.
Системная ФАПЧ	Первичный источник тактового сигнала для пересечения жесткого IP и EMIB F-тайла.
Генератор паттернов	Генератор шаблонов генерирует PRBS или ramp шаблон.
Проверка шаблона	Средство проверки шаблонов проверяет PRBS или r.amp шаблон получен и помечает ошибку при обнаружении несоответствия данныхampле.

Требования к программному обеспечению

Корпорация Intel использует следующее программное обеспечение для тестирования конструкции exampфайлы в системе Linux:

• Программное обеспечение Intel Quartus Prime Pro Edition
• Симулятор Questa*/ModelSim* или VCS*/VCS MX

Генерация дизайна

Чтобы сгенерировать дизайн exampфайл из редактора параметров IP:

1. Создайте проект, ориентированный на семейство устройств Intel Agilex F-tile, и выберите нужное устройство.
2. В Каталоге IP, Инструменты ➤ Каталог IP, выберите F-Tile JESD204C Intel FPGA IP.
3. Укажите имя верхнего уровня и папку для своего пользовательского варианта IP. Нажмите «ОК». Редактор параметров добавляет .ip верхнего уровня file к текущему проекту автоматически. Если вам будет предложено вручную добавить .ip file в проект, выберите «Проект» ➤ «Добавить/удалить». Files в Project, чтобы добавить file.
4. Под бывшимampна вкладке «Дизайн» укажите дизайн exampПараметры, как описано в Design Exampле Параметры.
5. Нажмите «Создать пример».ampЛе Дизайн.

Программное обеспечение генерирует весь дизайн files в подкаталогах. Эти files необходимы для запуска моделирования и компиляции.

Дизайн Exampле Параметры
Редактор IP-параметров F-Tile JESD204C Intel FPGA включает в себя ExampВкладка «Дизайн» для указания определенных параметров перед генерацией проектаampле.

Таблица 6. Параметры в Exampвкладка «Дизайн»

Параметр	Параметры	Описание
Выберите дизайн	Управление системной консолью Никто	Выберите элемент управления системной консоли, чтобы получить доступ к дизайну ex.ampпуть к данным через системную консоль.
Моделирование	Вкл, выкл.	Включите, чтобы IP сгенерировал необходимые files для имитации конструкции exampле.
Синтез	Вкл, выкл.	Включите, чтобы IP сгенерировал необходимые files для компиляции Intel Quartus Prime и демонстрации оборудования.
HDL-формат (для моделирования)	Верилог ВДХЛ	Выберите формат HDL для RTL fileс для моделирования.
HDL-формат (для синтеза)	Только Verilog	Выберите формат HDL для RTL fileс для синтеза.

Параметр	Параметры	Описание
Создание 3-проводного модуля SPI	Вкл, выкл.	Включите, чтобы включить 3-проводной интерфейс SPI вместо 4-проводного.
Режим Sysref	Один выстрел Периодический периодический	Выберите, хотите ли вы, чтобы выравнивание SYSREF было однократным импульсным режимом, периодическим или периодическим с промежутками, в зависимости от ваших требований к дизайну и гибкости синхронизации. One-shot — выберите этот параметр, чтобы включить SYSREF в режиме однократного импульса. Значение бита регистра sysref_ctrl[17] равно 0. После отмены подтверждения IP-сброса F-Tile JESD204C измените значение регистра sysref_ctrl[17] с 0 на 1, а затем на 0 для однократного импульса SYSREF. Периодический — SYSREF в периодическом режиме имеет рабочий цикл 50:50. Период SYSREF равен E*SYSREF_MULP. Периодический с промежутком — SYSREF имеет программируемый рабочий цикл с детализацией в 1 тактовый цикл канала. Период SYSREF равен E*SYSREF_MULP. Для настройки рабочего цикла вне диапазона блок генерации SYSREF должен автоматически вывести рабочий цикл 50:50. Обратитесь к СИСРЕФ Генератор раздел для получения дополнительной информации о SYSREF период.
Выберите доску	Никто	Выберите доску для дизайна exampле. Нет — этот вариант исключает аспекты аппаратного обеспечения для проекта ex.ampле. Все назначения контактов будут установлены на виртуальные контакты.
Тестовый образец	ПРБС-7 ПРБС-9 ПРБС-15 ПРБС-23 Ramp	Выберите генератор шаблонов и тестовый шаблон Checker. Генератор шаблонов — JESD204C поддерживает генератор шаблонов PRBS для данныхampле. Это означает, что ширина данных является опцией N+CS. Генератор шаблонов PRBS и средство проверки полезны для создания данных.ampЭто стимул для тестирования, и он несовместим с тестовым режимом PRBS на преобразователе АЦП/ЦАП. Ramp Генератор шаблонов — канальный уровень JESD204C работает нормально, но позднее транспорт отключается, а ввод от модуля форматирования игнорируется. Каждая полоса передает идентичный поток октетов, который увеличивается от 0x00 до 0xFF, а затем повторяется. рamp тест шаблона включается prbs_test_ctl. Средство проверки шаблонов PRBS — скремблер JESD204C PRBS является самосинхронизирующимся, и ожидается, что, когда IP-ядро сможет декодировать соединение, скремблирующее начальное число уже синхронизировано. Семя скремблирования PRBS займет 8 октетов для самоинициализации. Ramp Средство проверки шаблонов — скремблирование JESD204C является самосинхронизирующимся, и ожидается, что, когда IP-ядро сможет декодировать соединение, скремблирующее начальное число уже синхронизировано. Первый действительный октет загружается как ramp Начальное значение. Последующие данные должны увеличиваться до 0xFF и обновляться до 0x00. рamp средство проверки шаблонов должно проверять идентичный шаблон на всех дорожках.
Включить внутреннюю последовательную петлю	Вкл, выкл.	Выберите внутренний последовательный шлейф.
Включить командный канал	Вкл, выкл.	Выберите шаблон командного канала.

Структура каталогов
Дизайн F-Tile JESD204C exampфайловые каталоги содержат сгенерированные files для дизайна exampлес.

Рисунок 3. Структура каталогов для F-Tile JESD204C Intel Agilex Design Example

Таблица 7. Справочник Files

Папки	Files
изд / rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
моделирование/наставник	моделиsim_sim.tcl tb_top_waveform.do
симуляция / синопсис	вкс vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Моделирование проекта ExampЛе Тестбенч

Дизайн эксample testbench имитирует созданный вами дизайн.

Рисунок 4. Процедура

Чтобы смоделировать дизайн, выполните следующие шаги:

1. Измените рабочий каталог наample_design_directory>/моделирование/ .
2. В командной строке запустите сценарий моделирования. В таблице ниже показаны команды для запуска поддерживаемых симуляторов.

Симулятор	Команда
Квеста/МодельСим	vsim -делать моделиsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (без графического интерфейса Questa/ModelSim)
ВКС	ш vcs_sim.sh
VCS МХ	ш vcsmx_sim.sh

Моделирование завершается сообщениями, указывающими, был ли прогон успешным или нет.

Рисунок 5. Успешное моделирование
На этом рисунке показано сообщение об успешной симуляции для симулятора VCS.

Компиляция проекта Example

Чтобы скомпилировать только для компиляции example проекта, выполните следующие действия:

1. Убедитесь, что дизайн компиляции exampГенерация завершена.
2. В программном обеспечении Intel Quartus Prime Pro Edition откройте проект Intel Quartus Prime Pro Edition.ample_каталог_дизайна>/ed/quartus.
3. В меню «Обработка» нажмите «Начать компиляцию».

Подробное описание F-Tile JESD204C Design Example

Дизайн F-Tile JESD204C exampФайл демонстрирует функциональность потоковой передачи данных с использованием режима обратной связи.
Вы можете указать настройки параметров по вашему выбору и сгенерировать дизайн exampле.
Дизайн эксampФайл доступен только в дуплексном режиме как для базового, так и для физического варианта. Вы можете выбрать вариант только Base или только PHY, но IP будет генерировать дизайн example как для Base, так и для PHY.

Примечание:  Некоторые конфигурации с высокой скоростью передачи данных могут не синхронизироваться. Чтобы избежать сбоя синхронизации, рассмотрите возможность указания более низкого значения множителя частоты кадров (FCLK_MULP) на вкладке «Конфигурации» редактора IP-параметров F-Tile JESD204C Intel FPGA.

Компоненты системы

Дизайн F-Tile JESD204C exampФайл обеспечивает программный поток управления, использующий аппаратный блок управления с поддержкой системной консоли или без нее.

Дизайн эксample включает автоматическое соединение в режимах внутренней и внешней петли.

JTAG до главного моста Авалон
JTAG к Avalon Master Bridge обеспечивает соединение между хост-системой для доступа к отображенному в памяти F-Tile JESD204C IP и регистрам управления и состояния периферийного IP через JTAG интерфейс.

Рисунок 6. Система с JTAG в Ядро главного моста Авалона

Примечание:  Системные часы должны быть как минимум в 2 раза быстрее, чем JTAG Часы. Системные часы - mgmt_clk (100 МГц) в этом дизайне exampле.

Ядро параллельного ввода-вывода (PIO)
Ядро параллельного ввода-вывода (PIO) с интерфейсом Avalon обеспечивает интерфейс с отображением памяти между ведомым портом Avalon с отображением памяти и портами ввода-вывода общего назначения. Порты ввода-вывода подключаются либо к встроенной пользовательской логике, либо к контактам ввода-вывода, которые подключаются к устройствам, внешним по отношению к FPGA.

Рисунок 7. Ядро PIO с портами ввода, портами вывода и поддержкой IRQ
По умолчанию компонент Platform Designer отключает линию обслуживания прерываний (IRQ).

Порты ввода-вывода PIO назначаются на верхнем уровне HDL. file (статус io_ для входных портов, io_ control для выходных портов).

В приведенной ниже таблице описывается подключение сигналов для портов ввода-вывода состояния и управления к DIP-переключателю и светодиодному индикатору комплекта разработки.

Таблица 8. Порты ввода-вывода PIO Core

Порт	Кусочек	Сигнал
Выходной_порт	0	USER_LED Программирование SPI завершено
	31:1	Сдержанный
В_порт	0	Включение внутреннего последовательного шлейфа USER_DIP Выкл. = 1 Вкл = 0
	1	USER_DIP Включение SYSREF, сгенерированного FPGA Выкл. = 1 Вкл = 0
	31:2	Сдержанный.

Мастер SPI
Главный модуль SPI является стандартным компонентом Platform Designer в стандартной библиотеке IP-каталога. Этот модуль использует протокол SPI для облегчения настройки внешних преобразователей (например,ample, ADC, DAC и внешние генераторы тактовых импульсов) через структурированное пространство регистров внутри этих устройств.

Мастер SPI имеет отображаемый в память интерфейс Avalon, который подключается к мастеру Avalon (JTAG к главному мосту Avalon) через межсоединение Avalon с отображением памяти. Мастер SPI получает инструкции по настройке от мастера Avalon.

Главный модуль SPI управляет до 32 независимыми ведомыми устройствами SPI. Скорость передачи данных SCLK настроена на 20 МГц (делится на 5).
Этот модуль настроен на 4-проводной 24-битный интерфейс. Если выбрана опция Generate 3-Wire SPI Module, создается дополнительный модуль для преобразования 4-проводного выхода ведущего SPI в 3-проводной.

ИОППЛ
IOPLL генерирует часы, необходимые для генерации frame_clk и link_clk. Опорный тактовый сигнал для PLL настраивается, но ограничен скоростью передачи данных/коэффициентом 33.

• Для дизайна exampФайл, поддерживающий скорость передачи данных 24.33024 Гбит/с, тактовая частота для frame_clk и link_clk составляет 368.64 МГц.
• Для дизайна exampФайл, поддерживающий скорость передачи данных 32 Гбит/с, тактовая частота для frame_clk и link_clk составляет 484.848 МГц.

Генератор SYSREF
SYSREF — критический сигнал синхронизации для преобразователей данных с интерфейсом F-Tile JESD204C.

Генератор SYSREF в исполнении exampФайл используется только для демонстрации инициализации дуплексного IP-канала JESD204C. В приложении системного уровня подкласса 204 JESD1C необходимо генерировать SYSREF из того же источника, что и часы устройства.

Для F-Tile JESD204C IP множитель SYSREF (SYSREF_MULP) управляющего регистра SYSREF определяет период SYSREF, который является n-целым числом, кратным параметру E.

Вы должны убедиться, что E*SYSREF_MULP ≤16. Для бывшегоample, если E=1, правовая установка для SYSREF_MULP должна быть в пределах 1–16, а если E=3, допустимая установка для SYSREF_MULP должна быть в пределах 1–5.

Примечание:  Если вы установите значение SYSREF_MULP вне допустимого диапазона, генератор SYSREF установит значение SYSREF_MULP=1.
Вы можете выбрать, хотите ли вы, чтобы тип SYSREF был однократным импульсом, периодическим или периодическим с промежутком через ExampВкладка Design в редакторе IP-параметров F-Tile JESD204C Intel FPGA.

Таблица 9. ExampФайлы периодического и периодического счетчика SYSREF с интервалами

E	SYSREF_MULP	SYSREF ПЕРИОД (E*SYSREF_MULP* 32)	Рабочий цикл	Описание
1	1	32	1..31 (Программируемый)	периодический
1	1	32	16 (Зафиксированный)	Периодический
1	2	64	1..63 (Программируемый)	периодический
1	2	64	32 (Зафиксированный)	Периодический
1	16	512	1..511 (Программируемый)	периодический
1	16	512	256 (Зафиксированный)	Периодический
2	3	19	1..191 (Программируемый)	периодический
2	3	192	96 (Зафиксированный)	Периодический
2	8	512	1..511 (Программируемый)	периодический
2	8	512	256 (Зафиксированный)	Периодический
2	9 (Незаконно)	64	32 (Зафиксированный)	периодический
2	9 (Незаконно)	64	32 (Зафиксированный)	Периодический

 

Таблица 10. Регистры управления SYSREF
Вы можете динамически переконфигурировать управляющие регистры SYSREF, если настройка регистра отличается от настройки, которую вы указали при создании схемы ex.ampле. Настройте регистры SYSREF до того, как F-Tile JESD204C Intel FPGA IP выйдет из состояния сброса. Если вы выберете внешний генератор SYSREF через
sysref_ctrl[7], вы можете игнорировать настройки типа SYSREF, множителя, рабочего цикла и фазы.

Биты	Значение по умолчанию	Описание
sysref_ctrl[1:0]	2'b00: Один выстрел 2'b01: периодический 2'b10: периодический с промежутком	Тип SYSREF. Значение по умолчанию зависит от настройки режима SYSREF в ExampЛе Дизайн в редакторе IP-параметров F-Tile JESD204C Intel FPGA.
sysref_ctrl[6:2]	5'b00001	Множитель SYSREF. Это поле SYSREF_MULP применимо к периодическому и периодическому типу SYSREF. Вы должны настроить значение множителя, чтобы убедиться, что значение E*SYSREF_MULP находится в диапазоне от 1 до 16, прежде чем F-Tile JESD204C IP выйдет из состояния сброса. Если значение E*SYSREF_MULP выходит за пределы этого диапазона, значение множителя по умолчанию равно 5'b00001.
sysref_ctrl[7]	Дуплексный путь передачи данных: 1'b1 Симплексный тракт передачи данных TX или RX: 1'b0	выберите SYSREF. Значение по умолчанию зависит от настройки пути данных в ExampВкладка Design в редакторе IP-параметров F-Tile JESD204C Intel FPGA. 0: Симплексная передача или прием (внешний SYSREF) 1: Дуплекс (внутренний SYSREF)
sysref_ctrl[16:8]	9'ч0	Рабочий цикл SYSREF, когда тип SYSREF является периодическим или периодическим с промежутками. Вы должны настроить рабочий цикл до того, как F-Tile JESD204C IP выйдет из состояния сброса. Максимальное значение = (E*SYSREF_MULP*32)-1ampль: Рабочий цикл 50% = (E*SYSREF_MULP*32)/2 Рабочий цикл по умолчанию равен 50%, если вы не настраиваете это поле регистра или если вы настраиваете поле регистра на 0 или более, чем максимально допустимое значение.
sysref_ctrl[17]	1'b0	Ручное управление, когда тип SYSREF однократный. Запишите 1, чтобы установить высокий уровень сигнала SYSREF. Запишите 0, чтобы установить низкий уровень сигнала SYSREF. Вам нужно написать 1, а затем 0, чтобы создать импульс SYSREF в однократном режиме.
sysref_ctrl[31:18]	22'ч0	Сдержанный.

Сбросить секвенсоры
Этот дизайн бывшийample состоит из двух секвенсоров сброса:

• Последовательность сброса 0 — обрабатывает сброс на домен потоковой передачи Avalon TX/RX, домен Avalon с отображением памяти, базовый PLL, TX PHY, ядро ​​TX и генератор SYSREF.
• Последовательность сброса 1 — обрабатывает сброс на RX PHY и RX Core.

3-проводной SPI
Этот модуль не является обязательным для преобразования интерфейса SPI в 3-проводной.

Системная ФАПЧ
F-tile имеет три встроенных системных PLL. Эти системные PLL являются первичными источниками тактовых импульсов для жесткого пересечения IP (MAC, PCS и FEC) и EMIB. Это означает, что при использовании системного режима синхронизации PLL блоки не синхронизируются часами PMA и не зависят от часов, поступающих от ядра FPGA. Каждая системная PLL генерирует только часы, связанные с одним частотным интерфейсом. Для бывшегоampНапример, вам нужно два системных PLL для работы одного интерфейса на частоте 1 ГГц и одного интерфейса на частоте 500 МГц. Использование системной PLL позволяет вам использовать каждую дорожку независимо без изменения часов дорожки, влияющего на соседнюю дорожку.
Каждая системная PLL может использовать любой из восьми опорных тактовых импульсов FGT. Системные PLL могут совместно использовать опорные часы или иметь разные опорные часы. Каждый интерфейс может выбирать, какой системный PLL он использует, но после того, как он выбран, он является фиксированным и не может быть реконфигурирован с использованием динамической реконфигурации.

Сопутствующая информация
Руководство пользователя F-tile Architecture и PMA и FEC Direct PHY IP

Дополнительные сведения о режиме синхронизации системы PLL в устройствах Intel Agilex F-tile.

Генератор шаблонов и средство проверки
Генератор шаблонов и средство проверки полезны для создания данных.ampфайлы и мониторинг в целях тестирования.
Табл. 11. Поддерживаемый генератор шаблонов

Генератор паттернов	Описание
Генератор шаблонов PRBS	Дизайн F-Tile JESD204C exampГенератор шаблонов PRBS поддерживает следующие степени полиномов: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp генератор шаблонов	Рamp значение шаблона увеличивается на 1 для каждого последующего sample с шириной генератора N и сбрасывается до 0, когда все биты в sampле 1. Включите рamp генератор шаблонов путем записи 1 в бит 2 регистра tst_ctl блока управления ED.
Командный канал ramp генератор шаблонов	Дизайн F-Tile JESD204C exampФайл поддерживает командный канал ramp генератор шаблонов на дорожку. рamp значение шаблона увеличивается на 1 каждые 6 бит командного слова. Начальное начальное значение представляет собой шаблон приращения по всем дорожкам.

Табл. 12. Поддерживаемое средство проверки шаблонов

Проверка шаблона	Описание
Средство проверки шаблонов PRBS	Исходное значение скремблирования в средстве проверки шаблонов самосинхронизируется, когда F-Tile JESD204C IP достигает выравнивания перекоса. Средство проверки шаблонов требует 8 октетов для самосинхронизации начального числа скремблирования.
Ramp средство проверки шаблонов	Первые действительные данные sample для каждого преобразователя (M) загружается как начальное значение ramp шаблон. Последующие данныеampЗначения файлов должны увеличиваться на 1 в каждом такте до максимума, а затем сбрасываться до 0.

Проверка шаблона	Описание
	Напримерample, когда S=1, N=16 и WIDTH_MULP = 2, ширина данных на конвертер составляет S * WIDTH_MULP * N = 32. Максимальное количество данных sampзначение файла равно 0xFFFF. рamp средство проверки шаблонов проверяет, что идентичные шаблоны получены всеми конвертерами.
Командный канал ramp средство проверки шаблонов	Дизайн F-Tile JESD204C exampФайл поддерживает командный канал ramp проверка шаблонов. Первое полученное командное слово (6 бит) загружается как начальное значение. Последующие командные слова на той же дорожке должны увеличиваться до 0x3F и сбрасываться до 0x00. Командный канал ramp программа проверки шаблонов проверяет ramp шаблоны по всем дорожкам.

F-Tile JESD204C TX и RX IP
Этот дизайн бывшийample позволяет настроить каждый TX/RX в симплексном или дуплексном режиме.
Дуплексные конфигурации позволяют демонстрировать функциональные возможности IP с использованием внутреннего или внешнего последовательного шлейфа. CSR внутри IP не оптимизированы для обеспечения контроля IP и наблюдения за состоянием.

F-Tile JESD204C Дизайн Example Часы и сброс

Дизайн F-Tile JESD204C example имеет набор сигналов синхронизации и сброса.

Таблица 13.Дизайн Exampчасы

Сигнал часов	Направление	Описание
мгмт_клк	Вход	Дифференциальные часы LVDS с частотой 100 МГц.
refclk_xcvr	Вход	Эталонные часы трансивера с частотой скорости передачи данных/коэффициентом 33.
refclk_core	Вход	Эталонные часы ядра с той же частотой, что и refclk_xcvr.
in_sysref	Вход	Сигнал SYSREF. Максимальная частота SYSREF равна скорости передачи данных/(66x32xE).
sysref_out	Выход
txlink_clk rxlink_clk	Внутренний	TX и RX связывают часы с частотой скорости передачи данных / 66.
txframe_clk rxframe_clk	Внутренний	Тактовая частота кадров TX и RX с частотой передачи данных /33 (FCLK_MULP=2) Тактовая частота кадров TX и RX с частотой передачи данных /66 (FCLK_MULP=1)
tx_fclk rx_fclk	Внутренний	Фазовые часы TX и RX с частотой скорости передачи данных/66 (FCLK_MULP=2) Фазовые часы TX и RX всегда высокие (1'b1), когда FCLK_MULP=1
spi_SCLK	Выход	Часы скорости передачи данных SPI с частотой 20 МГц.

Когда вы загружаете дизайн exampфайл в устройство FPGA, внутреннее событие ninit_done гарантирует, что JTAG мост к Avalon Master находится в состоянии сброса, как и все остальные блоки.

Генератор SYSREF имеет свой независимый сброс для введения преднамеренной асинхронной связи для часов txlink_clk и rxlink_clk. Этот метод более эффективен при эмуляции сигнала SYSREF от внешнего чипа часов.

Таблица 14. Дизайн Exampле Сброс

Сигнал сброса	Направление	Описание
global_rst_n	Вход	Кнопка глобального сброса для всех блоков, кроме JTAG к главному мосту Авалон.
ninit_done	Внутренний	Выход из сброса IP-адреса выпуска для JTAG к главному мосту Авалон.
edctl_rst_n	Внутренний	Блок управления ED сбрасывается с помощью JTAG к главному мосту Авалон. Порты hw_rst и global_rst_n не сбрасывают блок управления ED.
hw_rst	Внутренний	Подтверждайте и отменяйте hw_rst, записывая в регистр rst_ctl блока управления ED. mgmt_rst_in_n утверждается, когда утверждается hw_rst.
mgmt_rst_in_n	Внутренний	Сброс для Avalon отображаемых в памяти интерфейсов различных IP-адресов и входов секвенсоров сброса:  j20c_reconfig_reset для F-Tile JESD204C IP-дуплекс Собственный PHY spi_rst_n для мастера SPI pio_rst_n для статуса и управления PIO Порт reset_in0 секвенсора сброса 0 и 1 Порт global_rst_n, hw_rst или edctl_rst_n устанавливает сброс на mgmt_rst_in_n.
sysref_rst_n	Внутренний	Сброс блока генератора SYSREF в блоке управления ED с использованием порта reset_out0 секвенсора сброса 2. Порт reset_out0 секвенсора сброса 2 отменяет сброс, если базовая PLL заблокирована.
core_pll_rst	Внутренний	Сбрасывает базовую PLL через порт reset_out0 секвенсора сброса 0. Базовая PLL сбрасывается, когда устанавливается сброс mgmt_rst_in_n.
j204c_tx_avs_rst_n	Внутренний	Сбрасывает отображаемый в память интерфейс F-Tile JESD204C TX Avalon с помощью секвенсора сброса 0. Интерфейс TX Avalon, отображаемый в память, активируется, когда устанавливается mgmt_rst_in_n.
j204c_rx_avs_rst_n	Внутренний	Сбрасывает отображаемый в память интерфейс F-Tile JESD204C TX Avalon с помощью секвенсора сброса 1. Интерфейс RX Avalon, отображаемый в память, активируется, когда установлено mgmt_rst_in_n.
j204c_tx_rst_n	Внутренний	Сбрасывает канал F-Tile JESD204C TX и транспортные уровни в доменах txlink_clk и txframe_clk. Порт reset_out0 секвенсора сброса 5 сбрасывает j204c_tx_rst_n. Этот сброс отменяется, если базовая PLL заблокирована, и устанавливаются сигналы tx_pma_ready и tx_ready.
j204c_rx_rst_n	Внутренний	Сбрасывает канал F-Tile JESD204C RX и транспортные уровни в доменах rxlink_clk и rxframe_clk.

Сигнал сброса	Направление	Описание
		Порт reset_out1 секвенсора сброса 4 сбрасывает j204c_rx_rst_n. Этот сброс отменяется, если базовая PLL заблокирована, и устанавливаются сигналы rx_pma_ready и rx_ready.
j204c_tx_rst_ack_n	Внутренний	Сбросить сигнал рукопожатия с помощью j204c_tx_rst_n.
j204c_rx_rst_ack_n	Внутренний	Сбросить сигнал рукопожатия с помощью j204c_rx_rst_n.

Рисунок 8. Временная диаграмма для конструкции Exampле Сброс

F-Tile JESD204C Дизайн Exampле Сигналы

Таблица 15. Сигналы системного интерфейса

Сигнал	Направление	Описание
Часы и сброс
мгмт_клк	Вход	Тактовая частота 100 МГц для управления системой.
refclk_xcvr	Вход	Эталонные часы для F-плитки UX QUAD и системной PLL. Эквивалентно скорости передачи данных/коэффициенту 33.
refclk_core	Вход	Опорный такт ядра PLL. Применяет ту же тактовую частоту, что и refclk_xcvr.
in_sysref	Вход	Сигнал SYSREF от внешнего генератора SYSREF для реализации подкласса 204 JESD1C.
sysref_out	Выход	Сигнал SYSREF для реализации подкласса 204 JESD1C, генерируемый устройством FPGA для проектирования exampтолько цель инициализации ссылки.

 

Сигнал	Направление	Описание
СПИ
spi_SS_n[2:0]	Выход	Активный низкий уровень, сигнал выбора ведомого SPI.
spi_SCLK	Выход	Серийные часы SPI.
spi_sdio	Ввод/вывод	Вывод данных с ведущего на внешний ведомый. Ввод данных от внешнего ведомого к ведущему.

Сигнал	Направление	Описание
Примечание:Когда включена опция Generate 3-Wire SPI Module.
spi_MISO Примечание: Если опция «Создать 3-проводной модуль SPI» не включена.	Вход	Ввод данных от внешнего ведомого устройства к ведущему устройству SPI.
spi_MOSI Примечание: Если опция «Создать 3-проводной модуль SPI» не включена.	Выход	Вывод данных от ведущего SPI к внешнему ведомому.

 

Сигнал	Направление	Описание
АЦП / ЦАП
tx_serial_data[ССЫЛКА*L-1:0]	Выход	Дифференциальный высокоскоростной последовательный вывод данных на ЦАП. Часы встроены в последовательный поток данных.
tx_serial_data_n[ССЫЛКА*L-1:0]
rx_serial_data[ССЫЛКА*L-1:0]	Вход	Дифференциальные высокоскоростные последовательные входные данные от АЦП. Часы восстанавливаются из последовательного потока данных.
rx_serial_data_n[ССЫЛКА*L-1:0]

 

Сигнал	Направление	Описание
Ввод/вывод общего назначения
user_led[3:0]	Выход	Указывает статус для следующих условий: [0]: Программирование SPI завершено. [1]: ошибка канала передачи [2]: ошибка канала RX [3]: ошибка проверки шаблонов для потоковых данных Avalon.
user_dip[3:0]	Вход	Вход DIP-переключателя пользовательского режима: [0]: Включение внутреннего последовательного шлейфа [1]: SYSREF, сгенерированный FPGA, включен. [3:2]: зарезервировано

 

Сигнал	Направление	Описание
Вне диапазона (OOB) и статус
rx_patchk_data_error[LINK-1:0]	Выход	Когда этот сигнал установлен, это означает, что средство проверки шаблонов обнаружило ошибку.
rx_link_error[LINK-1:0]	Выход	Когда этот сигнал установлен, это указывает на то, что JESD204C RX IP установил прерывание.
tx_link_error[LINK-1:0]	Выход	Когда этот сигнал установлен, это указывает на то, что JESD204C TX IP установил прерывание.
emb_lock_out	Выход	Когда этот сигнал установлен, это указывает на то, что JESD204C RX IP достиг блокировки EMB.
sh_lock_out	Выход	Когда этот сигнал установлен, это указывает на то, что заголовок синхронизации JESD204C RX IP заблокирован.

 

Сигнал	Направление	Описание
Авалон Потоковое
rx_avst_valid[ССЫЛКА-1:0]	Вход	Указывает, является ли преобразовательampДанные файла на прикладной уровень действительны или недействительны. 0: данные недействительны 1: данные действительны
rx_avst_data[(TOTAL_SAMPЛЭ*Н)-1:0 ]	Вход	Конвертер сampфайл данных на прикладной уровень.

F-Tile JESD204C Дизайн Exampрегистры управления

Дизайн F-Tile JESD204C exampФайловые регистры в блоке управления ED используют байтовую адресацию (32 бита).

Таблица 16. Дизайн ExampКарта адресов
Эти 32-битные регистры блока управления ED находятся в домене mgmt_clk.

Компонент	Адрес
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI-управление	0x0102_0000 – 0x0102_001F
PIO-управление	0x0102_0020 – 0x0102_002F
Статус PIO	0x0102_0040 – 0x0102_004F
Сбросить секвенсор 0	0x0102_0100 – 0x0102_01FF
Сбросить секвенсор 1	0x0102_0200 – 0x0102_02FF
ЭД контроль	0x0102_0400 – 0x0102_04FF
IP-трансивер F-Tile JESD204C PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Таблица 17. Тип доступа к регистру и определение
В этой таблице описывается тип доступа к регистру для IP-адресов Intel FPGA.

Тип доступа	Определение
РО/В	Программное обеспечение только для чтения (не влияет на запись). Значение может варьироваться.
RW	Программное обеспечение считывает и возвращает текущее значение бита. Программное обеспечение записывает и устанавливает бит в желаемое значение.
RW1C	Программное обеспечение считывает и возвращает текущее значение бита. Программное обеспечение пишет 0 и не действует. Программное обеспечение записывает 1 и сбрасывает бит в 0, если бит был установлен в 1 аппаратно. Аппаратно устанавливает бит в 1. Программная очистка имеет более высокий приоритет, чем установка оборудования.

Таблица 18. Карта адресов управления ED

Компенсировать	Зарегистрируйте имя
0x00	rst_ctl
0x04	rst_sts0
продолжение…

Компенсировать	Зарегистрируйте имя
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Таблица 19. Регистры управления и состояния блока управления ED

Байт Компенсировать	Зарегистрироваться	Имя	Доступ	Перезагрузить	Описание
0x00	rst_ctl	rst_assert	RW	0x0	Сбросить управление. [0]: Напишите 1, чтобы подтвердить сброс. (hw_rst) Снова напишите 0, чтобы отменить сброс. [31:1]: зарезервировано.
0x04	rst_sts0	rst_status	РО/В	0x0	Сбросить статус. [0]: Статус базовой PLL заблокирован. [31:1]: зарезервировано.
0x10	rst_sts_dete cted0	рст_стс_сет	RW1C	0x0	Состояние обнаружения фронта SYSREF для внутреннего или внешнего генератора SYSREF. [0]: Значение 1 Указывает, что передний фронт SYSREF обнаружен для операции подкласса 1. Программное обеспечение может записать 1, чтобы сбросить этот бит, чтобы включить обнаружение нового фронта SYSREF. [31:1]: зарезервировано.
0x40	sysref_ctl	sysref_control	RW	Дуплексный путь данных Разовый: 0x00080	Управление SYSREF. См. Таблица 10 на стр. 17 для получения дополнительной информации об использовании этого регистра.
				Периодический:	Примечание: Значение сброса зависит от
				0x00081	тип SYSREF и F-Tile
				Гэп-периодический:	JESD204C Настройки параметров IP-тракта данных.
				0x00082
				Данные TX или RX
				путь
				Один выстрел:
				0x00000
				Периодический:
				0x00001
				Зазор-
				периодический:
				0x00002
0x44	sysref_sts	sysref_statu с	РО/В	0x0	Состояние SYSREF. Этот регистр содержит последний период SYSREF и настройки рабочего цикла внутреннего генератора SYSREF. См. Таблица 9 на стр. 16 для допустимого значения периода SYSREF и рабочего цикла.
продолжение…

Байт Компенсировать	Зарегистрироваться	Имя	Доступ	Перезагрузить	Описание
					[8:0]: период SYSREF. Когда значение равно 0xFF, Период SYSREF = 255 При значении 0x00 период SYSREF = 256. [17:9]: рабочий цикл SYSREF. [31:18]: Зарезервировано.
0x80	tst_ctl	tst_control	RW	0x0	Тестовый контроль. Используйте этот регистр, чтобы включить различные тестовые шаблоны для генератора шаблонов и средства проверки. [1:0] = Зарезервированное поле [2] = ramp_test_ctl 1'b0 = Включает генератор шаблонов PRBS и средство проверки 1'b1 = включает ramp генератор шаблонов и проверка [31:3]: зарезервировано.
0x8c	tst_err0	tst_error	RW1C	0x0	Флаг ошибки для Link 0. Когда бит равен 1'b1, это указывает на то, что произошла ошибка. Вы должны устранить ошибку перед записью 1'b1 в соответствующий бит, чтобы очистить флаг ошибки. [0] = Ошибка проверки шаблона [1] = tx_link_error [2] = rx_link_error [3] = Ошибка проверки шаблона команды [31:4]: Зарезервировано.

История изменений документа для F-Tile JESD204C Intel FPGA IP Design ExampРуководство пользователя

Версия документа	Версия Intel Quartus Prime	IP-версия	Изменения
2021.10.11	21.3	1.0.0	Первоначальный выпуск.

Документы/Ресурсы

Intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Руководство пользователя F-Tile JESD204C Intel FPGA IP Design Exampле, F-Tile JESD204C, Intel FPGA IP Design Exampле, IP Design Exampле, дизайн Example

Ссылки

• Руководство пользователя