DisplayPort Agilex F-Tile FPGA IP Design Example
Руководство пользователя
Обновлено для Intel® Quartus® Prime Design Suite: 21.4
IP-версия: 21.0.0
DisplayPort Intel FPGA IP Design Example Краткое руководство
Дизайн DisplayPort Intel® FPGA IP ExampФайлы для устройств Intel Agilex™ F-tile включают в себя имитирующий тестовый стенд и аппаратную конструкцию, поддерживающую компиляцию и тестирование оборудования.
DisplayPort Intel FPGA IP предлагает следующую конструкцию exampле:
- Параллельная обратная связь DisplayPort SST без модуля восстановления частоты пикселей (PCR) на статической скорости
Когда вы создаете пример дизайнаample, редактор параметров автоматически создает fileЭто необходимо для моделирования, компиляции и тестирования проекта на аппаратном уровне.
Примечание: Версия программного обеспечения Intel Quartus® Prime 21.4 поддерживает только Preliminary Design Ex.ampФайл для моделирования, синтеза, компиляции и временного анализа. Функциональность оборудования не полностью проверена.
Рисунок 1. Развитие Stages
Сопутствующая информация
- Руководство пользователя DisplayPort Intel FPGA IP
- Переход на Intel Quartus Prime Pro Edition
1.1. Структура каталогов
Рисунок 2. Структура каталогов
Таблица 1. Исполнение ExampКомпоненты
| Папки | Files |
| rtl/ядро | dp_core.ip |
| dp_rx.ip | |
| dp_tx.ip | |
| rtl/rx_phy | dp_gxb_rx/ ((строительный блок DP PMA UX) |
| dp_rx_data_fifo.ip | |
| rx_top_phy.sv | |
| rtl/tx_phy | dp_gxb_rx/ ((строительный блок DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Аппаратные и программные требования
Корпорация Intel использует следующее аппаратное и программное обеспечение для тестирования конструкции exampль:
Аппаратное обеспечение
- Комплект для разработки Intel Agilex серии I
Программное обеспечение
- Intel Квартус Прайм
- Симулятор Synopsys* VCL
1.3. Генерация дизайна
Используйте редактор IP-параметров DisplayPort Intel FPGA в программном обеспечении Intel Quartus Prime для создания проекта exampле.
Рисунок 3. Генерация процесса проектирования
- Выберите «Инструменты» ➤ «Каталог IP» и выберите Intel Agilex F-tile в качестве целевого семейства устройств.
Примечание: дизайн example поддерживает только устройства Intel Agilex F-tile. - В каталоге IP найдите и дважды щелкните DisplayPort Intel FPGA IP. Появится окно Новый вариант IP.
- Укажите имя верхнего уровня для своего индивидуального варианта IP. Редактор параметров сохраняет настройки вариантов IP в file названный .ip.
- Вы можете выбрать конкретное устройство Intel Agilex F-tile в поле «Устройство» или оставить выбор устройства программного обеспечения Intel Quartus Prime по умолчанию.
- Нажмите «ОК». Появится редактор параметров.
- Настройте нужные параметры для TX и RX
- О дизайне ExampНа вкладке выберите DisplayPort SST Parallel Loopback Without PCR.
- Выберите «Симуляция», чтобы сгенерировать испытательный стенд, и выберите «Синтез», чтобы сгенерировать проект аппаратного обеспечения, например.ampле. Вы должны выбрать хотя бы одну из этих опций, чтобы сгенерировать дизайн example fileс. Если вы выберете оба, время генерации увеличится.
- Нажмите «Создать пример».ampЛе Дизайн.
1.4. Моделирование дизайна
IP-дизайн DisplayPort Intel FPGA exampТестовый стенд имитирует схему последовательной обратной связи от экземпляра TX к экземпляру RX. Внутренний модуль генератора видео шаблонов управляет экземпляром DisplayPort TX, а видеовыход экземпляра RX подключается к средствам проверки CRC в тестовом стенде.
Рис. 4. Процесс моделирования проектирования
- Перейдите в папку симулятора Synopsys и выберите VCS.
- Запустите сценарий моделирования.
Источник vcs_sim.sh - Скрипт выполняет Quartus TLG, компилирует и запускает тестбенч в симуляторе.
- Проанализируйте результат.
Успешная симуляция заканчивается сравнением SRC источника и приемника.
1.5. Компиляция и моделирование проекта
Рис. 5. Компиляция и моделирование проекта
Скомпилировать и запустить демонстрационный тест на оборудовании example дизайн, выполните следующие действия:
- Убедитесь, что аппаратное обеспечение exampГенерация дизайна завершена.
- Запустите программное обеспечение Intel Quartus Prime Pro Edition и откройте /quartus/agi_dp_demo.qpf.
- Щелкните «Обработка» ➤ «Начать компиляцию».
- Подождите, пока компиляция завершится.
Примечание: Дизайн эксampфайл функционально не проверяет предварительный проект Example на оборудовании в этой версии Quartus.
Сопутствующая информация
Руководство пользователя комплекта разработки FPGA Intel Agilex I-Series
1.6. DisplayPort Intel FPGA IP Design Exampле Параметры
Таблица 2. DisplayPort Intel FPGA IP Design Example Параметры для устройства Intel Agilex F-tile
| Параметр | Ценить | Описание |
| Доступный дизайн Example | ||
| Выберите дизайн | • Никто • Параллельный порт DisplayPort SST Петлевая проверка без ПЦР |
Выберите дизайн exampфайл, который нужно сгенерировать. • Нет: без конструктивного исполнения.ampдоступен файл для текущего выбора параметра • Параллельная обратная связь DisplayPort SST без PCR: эта конструкцияampФайл демонстрирует параллельную петлю от приемника DisplayPort к источнику DisplayPort без модуля восстановления тактовой частоты пикселей (PCR) при включении параметра Enable Video Input Image Port. |
| Дизайн Example Files | ||
| Моделирование | Вкл, выкл. | Включите эту опцию, чтобы сгенерировать необходимые files для стенда моделирования. |
| Синтез | Вкл, выкл. | Включите эту опцию, чтобы сгенерировать необходимые files для компиляции Intel Quartus Prime и проектирования оборудования. |
| Сгенерированный формат HDL | ||
| Генерировать File Формат | Верилог, VHDL | Выберите предпочитаемый формат HDL для сгенерированного проекта example fileнабор. Примечание: Этот параметр определяет только формат сгенерированного IP-адреса верхнего уровня. fileс. Все остальные fileс (например, эксample testbenchs и верхний уровень files для демонстрации оборудования) представлены в формате Verilog HDL. |
| Целевой набор для разработки | ||
| Выберите доску | • Нет комплекта разработки • Intel Agilex серии I Комплект разработчика |
Выберите плату для целевого дизайна exampле. • Без комплекта разработки: этот вариант исключает все аспекты аппаратного обеспечения для проекта ex.ampле. IP-ядро устанавливает все назначения контактов для виртуальных контактов. • Комплект разработки Intel Agilex I-Series FPGA: этот параметр автоматически выбирает целевое устройство проекта в соответствии с устройством в этом комплекте разработки. Вы можете изменить целевое устройство, используя параметр «Изменить целевое устройство», если версия вашей платы имеет другой вариант устройства. IP-ядро устанавливает все назначения контактов в соответствии с комплектом разработки. Примечание: Предварительный проект ExampВ этом выпуске Quartus файл не проверен на работоспособность на оборудовании. • Custom Development Kit: этот вариант позволяетampфайл для тестирования на стороннем комплекте разработки с Intel FPGA. Возможно, вам придется установить назначение контактов самостоятельно. |
| Целевое устройство | ||
| Изменить целевое устройство | Вкл, выкл. | Включите этот параметр и выберите предпочтительный вариант устройства для комплекта разработки. |
Параллельный петлевой дизайн Exampле
IP-дизайн DisplayPort Intel FPGA exampВ файлах демонстрируется параллельная петлевая проверка от экземпляра DisplayPort RX к экземпляру DisplayPort TX без модуля восстановления частоты пикселей (PCR) на статической скорости.
Таблица 3. DisplayPort Intel FPGA IP Design Example для устройства Intel Agilex F-tile
| Дизайн Example | Обозначение | Скорость передачи данных | Канальный режим | Тип петли |
| Параллельная петля DisplayPort SST без PCR | DisplayPort Спец. | ХБР3 | Симплекс | Параллельно без ПЦР |
2.1. Особенности конструкции параллельного шлейфа Intel Agilex F-tile DisplayPort SST
Параллельная петлевая конструкция SST exampФайлы демонстрируют передачу одного видеопотока от приемника DisplayPort к источнику DisplayPort без восстановления частоты пикселей (PCR) со статической скоростью.
Рис. 6. Параллельная петля Intel Agilex F-tile DisplayPort SST без PCR
- В этом варианте параметр источника DisplayPort, TX_SUPPORT_IM_ENABLE, включен и используется интерфейс видеоизображения.
- Приемник DisplayPort получает потоковое видео и/или аудио от внешнего источника видео, например графического процессора, и декодирует его в параллельный видеоинтерфейс.
- Видеовыход приемника DisplayPort напрямую управляет исходным видеоинтерфейсом DisplayPort и кодирует основной канал DisplayPort перед передачей на монитор.
- IOPLL управляет тактами приемника и источника видеосигнала DisplayPort с фиксированной частотой.
- Если для параметра приемника и источника DisplayPort MAX_LINK_RATE установлено значение HBR3, а для PIXELS_PER_CLOCK установлено значение Quad, тактовая частота видео работает на частоте 300 МГц для поддержки частоты пикселей 8Kp30 (1188/4 = 297 МГц).
2.2. Схема синхронизации
Схема тактирования иллюстрирует домены тактирования в дизайне DisplayPort Intel FPGA IP exampле.
Рис. 7. Схема тактирования трансивера Intel Agilex F-tile DisplayPort
Таблица 4. Сигналы схемы тактирования
| Часы на схеме | Описание |
| Рефклк SysPLL | Опорный такт системы PLL F-плитки, который может быть любой тактовой частотой, которая делится на системную PLL для этой выходной частоты. В этом дизайне бывшийample, system_pll_clk_link и rx/tx refclk_link используют один и тот же refclk SysPLL, частота которого составляет 150 МГц. Это должны быть свободные часы, которые подключаются от выделенного контакта эталонных часов приемопередатчика к входному порту часов эталонного и системного PLL Clocks IP перед подключением соответствующего выходного порта к DisplayPort Phy Top. |
| system_pll_clk_link | Минимальная выходная частота системы PLL для поддержки всех скоростей DisplayPort составляет 320 МГц. Этот дизайн бывшийampФайл использует выходную частоту 900 МГц (самая высокая), поэтому SysPLL refclk может использоваться совместно с rx/tx refclk_link, частота которого составляет 150 МГц. |
| rx_cdr_refclk_link/tx_pll_refclk_link | Rx CDR и Tx PLL Link refclk, который фиксирован на 150 МГц для поддержки всех скоростей передачи данных DisplayPort. |
| rx_ls_clkout/tx — это clkout | DisplayPort Link Speed Clock для синхронизации IP-ядра DisplayPort. Частота, эквивалентная скорости передачи данных, делится на ширину параллельных данных. Exampль: Частота = скорость передачи данных/ширина данных = 8.1 ГБ (HBR3)/40 бит = 202.5 МГц |
2.3. Стенд моделирования
Стенд моделирования имитирует последовательную петлю DisplayPort TX на RX.
Рис. 8. Блок-схема испытательного стенда моделирования симуляционного режима IP DisplayPort Intel FPGA IP
Таблица 5. Компоненты испытательного стенда
| Компонент | Описание |
| Генератор видео шаблонов | Этот генератор создает шаблоны цветных полос, которые вы можете настроить. Вы можете настроить синхронизацию формата видео. |
| Контроль испытательного стенда | Этот блок управляет тестовой последовательностью моделирования и генерирует необходимые стимулирующие сигналы для ядра TX. Блок управления тестовым стендом также считывает значение CRC как из источника, так и из приемника для сравнения. |
| Проверка тактовой частоты RX Link Speed | Эта программа проверки проверяет, соответствует ли восстановленная тактовая частота приемопередатчика RX требуемой скорости передачи данных. |
| Проверка тактовой частоты скорости канала TX | Эта программа проверки проверяет, соответствует ли восстановленная тактовая частота приемопередатчика TX желаемой скорости передачи данных. |
Стенд моделирования выполняет следующие проверки:
Таблица 6. Проверки на испытательном стенде
| Критерии теста | Проверка |
| • Обучение связи со скоростью передачи данных HBR3 • Прочтите регистры DPCD, чтобы проверить, устанавливает ли состояние DP и измеряет ли скорость передачи и скорости канала приема. |
Встроено средство проверки частоты для измерения выходной частоты тактового генератора Link Speed от приемопередатчиков TX и RX. |
| • Запустить шаблон видео от TX к RX. • Проверьте CRC для источника и приемника, чтобы убедиться, что они совпадают. |
• Подключает генератор видеошаблона к источнику DisplayPort для создания видеошаблона. • Затем средство управления тестовым стендом считывает CRC источника и приемника из регистров DPTX и DPRX и сравнивает их, чтобы убедиться, что оба значения CRC идентичны. Примечание: Чтобы обеспечить расчет CRC, необходимо включить параметр автоматизации тестирования Support CTS. |
История изменений документа для DisplayPort Intel
Agilex F-tile FPGA IP Design ExampРуководство пользователя
| Версия документа | Версия Intel Quartus Prime | IP-версия | Изменения |
| 2021.12.13 | 21.4 | 21.0.0 | Первоначальный выпуск. |
Корпорация Интел. Все права защищены. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками корпорации Intel или ее дочерних компаний. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги.
*Другие названия и бренды могут быть заявлены как собственность других лиц.
ИСО 9001: 2015 Зарегистрировано
Онлайн версия
Отправить отзыв
УГ-20347
ИДЕНТИФИКАТОР: 709308
Версия: 2021.12.13
Документы/Ресурсы
 |
Intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] Руководство пользователя DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Exampле, IP Design Exampле, ИП Дизайн, UG-20347, 709308 |
