DisplayPort Agilex F-Tile FPGA IP-ontwerp Example
Gebruikershandleiding
Bijgewerkt voor Intel® Quartus® Prime Design Suite: 21.4
IP-versie: 21.0.0
DisplayPort Intel FPGA IP-ontwerp Example Snelstartgids
Het DisplayPort Intel® FPGA IP-ontwerp bijvampbestanden voor Intel Agilex™ F-tile-apparaten beschikken over een simulerende testbench en een hardwareontwerp dat compilatie en hardwaretesten ondersteunt.
De DisplayPort Intel FPGA IP biedt het volgende ontwerp, bijvamples:
- DisplayPort SST parallelle loopback zonder Pixel Clock Recovery (PCR)-module op statische snelheid
Wanneer u een ontwerp genereert, bijvample, maakt de parametereditor automatisch het fileHet is nodig om het ontwerp in hardware te simuleren, compileren en testen.
Opmerking: Intel Quartus® Prime 21.4-softwareversie ondersteunt alleen voorlopig ontwerp Exampbestand voor simulatie-, synthese-, compilatie- en timinganalysedoeleinden. Hardwarefunctionaliteit is niet volledig geverifieerd.
Figuur 1. Ontwikkeling Stages
Gerelateerde informatie
- DisplayPort Intel FPGA IP-gebruikershandleiding
- Migreren naar Intel Quartus Prime Pro Edition
1.1. Directorystructuur
Figuur 2. Directorystructuur
Tabel 1. Ontwerp Vbample Componenten
| Mappen | Files |
| rtl/kern | dp_core.ip |
| dp_rx.ip | |
| dp_tx.ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX-bouwsteen) |
| dp_rx_data_fifo.ip | |
| rx_top_phy.sv | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX-bouwsteen) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Hardware- en softwarevereisten
Intel gebruikt de volgende hardware en software om het ontwerp te testen, bijvampon:
Hardware
- Intel Agilex I-serie ontwikkelingskit
Software
- Intel Kwarts Prime
- Synopsys* VCL-simulator
1.3. Het ontwerp genereren
Gebruik de DisplayPort Intel FPGA IP-parametereditor in Intel Quartus Prime-software om het ontwerp te genereren, bijvampik.
Figuur 3. De ontwerpstroom genereren
- Selecteer Extra ➤ IP Catalog en selecteer Intel Agilex F-tegel als de doelapparaatfamilie.
Let op: Het ontwerp exampbestand ondersteunt alleen Intel Agilex F-tile-apparaten. - Zoek in de IP-catalogus DisplayPort Intel FPGA IP en dubbelklik erop. Het venster Nieuwe IP-variatie verschijnt.
- Geef een naam op het hoogste niveau op voor uw aangepaste IP-variant. De parametereditor slaat de IP-variatie-instellingen op in een file genaamd .ik p.
- U kunt een specifiek Intel Agilex F-tegelapparaat selecteren in het veld Apparaat, of de standaard Intel Quartus Prime-softwareapparaatselectie behouden.
- Klik OK. De parametereditor verschijnt.
- Configureer de gewenste parameters voor zowel TX als RX
- Op het ontwerp Exampop het tabblad Selecteer DisplayPort SST Parallel Loopback Zonder PCR.
- Selecteer Simulatie om de testbench te genereren en selecteer Synthese om bijvoorbeeld het hardwareontwerp te genererenample. U moet ten minste één van deze opties selecteren om het ontwerp te genererenample fileS. Als u beide selecteert, is de generatietijd langer.
- Klik op Genereer Example Ontwerp.
1.4. Het ontwerp simuleren
Het DisplayPort Intel FPGA IP-ontwerp bijvample testbench simuleert een serieel loopback-ontwerp van een TX-instantie naar een RX-instantie. Een interne videopatroongeneratormodule stuurt de DisplayPort TX-instantie aan en de video-uitgang van de RX-instantie wordt aangesloten op CRC-checkers in de testbench.
Figuur 4. Ontwerpsimulatiestroom
- Ga naar de map Synopsys-simulator en selecteer VCS.
- Simulatiescript uitvoeren.
Bron vcs_sim.sh - Het script voert Quartus TLG uit, compileert en voert de testbench uit in de simulator.
- Analyseer het resultaat.
Een succesvolle simulatie eindigt met een Source- en Sink-SRC-vergelijking.
1.5. Het ontwerp samenstellen en simuleren
Figuur 5. Het ontwerp compileren en simuleren
Een demonstratietest compileren en uitvoeren op de hardware-example ontwerp, volg deze stappen:
- Zorg ervoor dat hardware exampDe ontwerpgeneratie is voltooid.
- Start de Intel Quartus Prime Pro Edition-software en open /quartus/agi_dp_demo.qpf.
- Klik op Verwerken ➤ Compilatie starten.
- Wacht tot de compilatie is voltooid.
Opmerking: Het ontwerp bijvample verifieert het Voorlopig Ontwerp Ex niet functioneelampbestand over hardware in deze Quartus-release.
Gerelateerde informatie
Gebruikershandleiding Intel Agilex I-serie FPGA-ontwikkelingskit
1.6. DisplayPort Intel FPGA IP-ontwerp Example Parameters
Tabel 2. DisplayPort Intel FPGA IP-ontwerp Bijvampleparameters voor Intel Agilex F-tile-apparaat
| Parameter | Waarde | Beschrijving |
| Beschikbaar ontwerp Vbample | ||
| Selecteer Ontwerp | • Geen • DisplayPort SST parallel Loopback zonder PCR |
Selecteer het ontwerp bijvampbestand dat moet worden gegenereerd. • Geen: Geen ontwerp example is beschikbaar voor de huidige parameterselectie • DisplayPort SST parallelle loopback zonder PCR: dit ontwerp example demonstreert parallelle loopback van DisplayPort-sink naar DisplayPort-bron zonder een Pixel Clock Recovery (PCR)-module wanneer u de parameter Enable Video Input Image Port inschakelt. |
| Ontwerp Example Files | ||
| Simulatie | Aan, uit | Schakel deze optie in om de benodigde bestanden te genereren files voor de simulatietestbank. |
| Synthese | Aan, uit | Schakel deze optie in om de benodigde bestanden te genereren files voor Intel Quartus Prime-compilatie en hardwareontwerp. |
| Gegenereerd HDL-formaat | ||
| Genereren File Formaat | Verilog, VHDL | Selecteer het gewenste HDL-formaat voor het gegenereerde ontwerp, bijvample fileset. Opmerking: Deze optie bepaalt alleen het formaat voor het gegenereerde topniveau-IP fileS. Alle andere files (bijvample testbanken en topniveau files voor hardwaredemonstratie) zijn in Verilog HDL-indeling. |
| Doelontwikkelingskit | ||
| Selecteer bord | • Geen ontwikkelingskit • Intel Agilex I-serie Ontwikkelingskit |
Selecteer het bord voor het beoogde ontwerp, bijvampik. • Geen ontwikkelingskit: deze optie sluit alle hardwareaspecten voor het ontwerp uit, bijvample. De IP-kern stelt alle pintoewijzingen in op virtuele pinnen. • Intel Agilex I-Series FPGA Development Kit: deze optie selecteert automatisch het doelapparaat van het project, zodat het overeenkomt met het apparaat in deze ontwikkelingskit. U kunt het doelapparaat wijzigen met behulp van de parameter Doelapparaat wijzigen als uw bordrevisie een andere apparaatvariant heeft. De IP-kern stelt alle pintoewijzingen in volgens de ontwikkelingskit. Opmerking: Voorlopig ontwerp bijvampbestand is niet functioneel geverifieerd op hardware in deze Quartus-release. • Custom Development Kit: Met deze optie kan het ontwerp bijvampbestand dat moet worden getest op een ontwikkelingskit van derden met een Intel FPGA. Mogelijk moet u de pintoewijzingen zelf instellen. |
| Doelapparaat | ||
| Doelapparaat wijzigen | Aan, uit | Schakel deze optie in en selecteer de gewenste apparaatvariant voor de ontwikkelkit. |
Parallel Loopback-ontwerp Bijvampde
Het DisplayPort Intel FPGA IP-ontwerp bijvamples demonstreren parallelle loopback van DisplayPort RX-instantie naar DisplayPort TX-instantie zonder een Pixel Clock Recovery (PCR)-module met statische snelheid.
Tabel 3. DisplayPort Intel FPGA IP-ontwerp Bijvampbestand voor Intel Agilex F-tile Device
| Ontwerp Example | Aanduiding | Gegevenssnelheid | Kanaalmodus | Loopback-type |
| DisplayPort SST parallelle loopback zonder PCR | DisplayPort SST | HBR3 | Enkelvoudig | Parallel zonder PCR |
2.1. Intel Agilex F-tile DisplayPort SST parallelle loopback-ontwerpfuncties
Het SST parallelle loopback-ontwerp bijvampbestanden demonstreren de overdracht van een enkele videostream van DisplayPort-sink naar DisplayPort-bron zonder Pixel Clock Recovery (PCR) met statische snelheid.
Figuur 6. Intel Agilex F-tile DisplayPort SST parallelle loopback zonder PCR
- In deze variant is de parameter van de DisplayPort-bron, TX_SUPPORT_IM_ENABLE, ingeschakeld en wordt de videobeeldinterface gebruikt.
- De DisplayPort-sink ontvangt video- en/of audiostreaming van een externe videobron zoals GPU en decodeert deze naar een parallelle video-interface.
- De DisplayPort sink-video-uitgang stuurt rechtstreeks de DisplayPort-bronvideo-interface aan en codeert naar de DisplayPort-hoofdlink voordat deze naar de monitor wordt verzonden.
- De IOPLL stuurt zowel de DisplayPort-sink- als de bronvideoklokken op een vaste frequentie aan.
- Als de parameter MAX_LINK_RATE van de DisplayPort-sink en -bron is geconfigureerd op HBR3 en PIXELS_PER_CLOCK is geconfigureerd op Quad, loopt de videoklok op 300 MHz ter ondersteuning van een pixelsnelheid van 8Kp30 (1188/4 = 297 MHz).
2.2. Klokschema
Het klokschema illustreert de klokdomeinen in het DisplayPort Intel FPGA IP-ontwerp, bijvampik.
Figuur 7. Klokschema van de Intel Agilex F-tile DisplayPort Transceiver
Tabel 4. Signalen van het klokschema
| Klok in schema | Beschrijving |
| SysPLL refclk | F-tegel Systeem-PLL-referentieklok, die elke klokfrequentie kan zijn die deelbaar is door Systeem-PLL voor die uitgangsfrequentie. In dit ontwerp bijvample, system_pll_clk_link en rx/tx refclk_link delen dezelfde SysPLL refclk die 150Mhz is. Het moet een vrijlopende klok zijn die is aangesloten vanaf een speciale referentieklokpin van de transceiver op de ingangsklokpoort van Reference en System PLL Clocks IP, voordat de overeenkomstige uitgangspoort wordt aangesloten op DisplayPort Phy Top. |
| system_pll_clk_link | De minimale systeem-PLL-uitvoerfrequentie om alle DisplayPort-snelheden te ondersteunen is 320 MHz. Dit ontwerp example gebruikt een uitgangsfrequentie van 900 Mhz (hoogste), zodat SysPLL refclk kan worden gedeeld met rx/tx refclk_link, wat 150 Mhz is. |
| rx_cdr_refclk_link/tx_pll_refclk_link | Rx CDR en Tx PLL Link refclk vast ingesteld op 150 MHz om alle DisplayPort-datasnelheden te ondersteunen. |
| rx_ls_clkout/tx Is clkout | DisplayPort Link Snelheid Klok om DisplayPort IP-kern te klokken. Frequentie gelijk aan datasnelheid gedeeld door parallelle databreedte. Exampon: Frequentie = datasnelheid/databreedte = 8.1G (HBR3) / 40 bits = 202.5 MHz |
2.3. Simulatietestbank
De simulatietestbank simuleert de seriële loopback van DisplayPort TX naar RX.
Figuur 8. DisplayPort Intel FPGA IP Simplex Mode Simulatie Testbench Blokdiagram
Tabel 5. Onderdelen van de testbank
| Onderdeel | Beschrijving |
| Videopatroongenerator | Deze generator produceert kleurenbalkpatronen die u kunt configureren. U kunt de timing van het videoformaat parametreren. |
| Testbankcontrole | Dit blok bestuurt de testsequentie van de simulatie en genereert de noodzakelijke stimulussignalen naar de TX-kern. Het testbench-controleblok leest ook de CRC-waarde van zowel de bron als de put om vergelijkingen te maken. |
| RX Link Snelheid Klokfrequentie Checker | Deze controleur verifieert of de door de RX-transceiver herstelde klokfrequentie overeenkomt met de gewenste datasnelheid. |
| TX Link Snelheid Klokfrequentie Checker | Deze controleur verifieert of de door de TX-transceiver herstelde klokfrequentie overeenkomt met de gewenste datasnelheid. |
De simulatietestbank voert de volgende verificaties uit:
Tabel 6. Testbankverificaties
| Testcriteria | Verificatie |
| • Linktraining met datasnelheid HBR3 • Lees de DPCD-registers om te controleren of de DP Status zowel de TX- als de RX Link Speed-frequentie instelt en meet. |
Integreert Frequency Checker om de frequentie-uitvoer van de Link Speed-klok van de TX- en RX-transceiver te meten. |
| • Voer een videopatroon uit van TX naar RX. • Controleer de CRC voor zowel source als sink om te controleren of ze overeenkomen |
• Sluit de videopatroongenerator aan op de DisplayPort-bron om het videopatroon te genereren. • Testbench-besturing leest vervolgens zowel Source- als Sink-CRC uit uit DPTX- en DPRX-registers en vergelijkt deze om er zeker van te zijn dat beide CRC-waarden identiek zijn. Opmerking: Om ervoor te zorgen dat CRC wordt berekend, moet u de parameter Ondersteuning CTS-testautomatisering inschakelen. |
Documentrevisiegeschiedenis voor de DisplayPort Intel
Agilex F-tegel FPGA IP-ontwerp Vbampde Gebruikershandleiding
| Documentversie | Intel Quartus Prime-versie | IP-versie | Wijzigingen |
| 2021.12.13 | 21.4 | 21.0.0 | Eerste release. |
Intel Corporation. Alle rechten voorbehouden. Intel, het Intel-logo en andere Intel-merken zijn handelsmerken van Intel Corporation of haar dochterondernemingen. Intel garandeert de prestaties van zijn FPGA- en halfgeleiderproducten volgens de huidige specificaties in overeenstemming met de standaardgarantie van Intel, maar behoudt zich het recht voor om op elk moment en zonder voorafgaande kennisgeving wijzigingen aan te brengen in producten en services. Intel aanvaardt geen verantwoordelijkheid of aansprakelijkheid die voortvloeit uit de toepassing of het gebruik van informatie, producten of diensten die hierin worden beschreven, behalve zoals uitdrukkelijk schriftelijk door Intel is overeengekomen. Intel-klanten wordt geadviseerd om de nieuwste versie van apparaatspecificaties te verkrijgen voordat ze vertrouwen op gepubliceerde informatie en voordat ze bestellingen voor producten of diensten plaatsen.
*Andere namen en merken kunnen eigendom van anderen zijn.
ISO 9001: 2015 Geregistreerd
Online versie
Feedback verzenden
UG-20347
Identificatie: 709308
Versie: 2021.12.13
Documenten / Bronnen
 |
intel DisplayPort Agilex F-Tile FPGA IP-ontwerp Example [pdf] Gebruikershandleiding DisplayPort Agilex F-Tile FPGA IP-ontwerp Example, DisplayPort Agilex, F-Tile FPGA IP-ontwerp Example, F-Tile FPGA IP-ontwerp, FPGA IP-ontwerp Example, IP-ontwerp Example, IP Design, UG-20347, 709308 |
