Intel AN 522 समर्थित FPGA उपकरण परिवारहरूमा बस LVDS इन्टरफेस कार्यान्वयन गर्दै

बस LVDS (BLVDS) ले बहुबिन्दु कन्फिगरेसनमा LVDS पोइन्ट-टु-पोइन्ट सञ्चारको क्षमता विस्तार गर्दछ। मल्टिपोइन्ट BLVDS बहुबिन्दु ब्याकप्लेन अनुप्रयोगहरूको लागि एक कुशल समाधान प्रदान गर्दछ।

Intel FPGA उपकरणहरूमा BLVDS कार्यान्वयन समर्थन

तपाईंले सूचीबद्ध I/O मानकहरू प्रयोग गरेर यी Intel उपकरणहरूमा BLVDS इन्टरफेसहरू लागू गर्न सक्नुहुन्छ।

नोट:
यी यन्त्रहरूमा प्रोग्रामेबल ड्राइभ बल र धेरै दर सुविधाहरूले तपाइँलाई अधिकतम प्रदर्शनको लागि तपाइँको मल्टिपोइन्ट प्रणाली अनुकूलन गर्न अनुमति दिन्छ। समर्थित अधिकतम डाटा दर निर्धारण गर्न, आफ्नो विशिष्ट प्रणाली सेटअप र अनुप्रयोगमा आधारित सिमुलेशन वा मापन प्रदर्शन गर्नुहोस्।
BLVDS ओभरview पृष्ठ 4 मा
पृष्ठ 6 मा Intel उपकरणहरूमा BLVDS टेक्नोलोजी
पृष्ठ 9 मा BLVDS पावर खपत
BLVDS डिजाइन पूर्वampपृष्ठ 10 मा
पृष्ठ 17 मा प्रदर्शन विश्लेषण
AN 522 को लागि कागजात संशोधन इतिहास: पृष्ठ 25 मा समर्थित Intel FPGA उपकरण परिवारहरूमा बस LVDS इन्टरफेस कार्यान्वयन गर्दै
सम्बन्धित जानकारी
पृष्ठ 7 मा Intel FPGA उपकरणहरूमा BLVDS इन्टरफेसका लागि I/O मानकहरू

BLVDS ओभरview

सामान्य मल्टिपोइन्ट BLVDS प्रणालीमा बसमा जडान भएका ट्रान्समिटर र रिसिभर जोडीहरू (ट्रान्सीभरहरू) हुन्छन्।
मल्टिपोइन्ट BLVDSअघिल्लो चित्रमा कन्फिगरेसनले द्विदिशात्मक आधा-डुप्लेक्स संचार प्रदान गर्दछ जबकि अन्तरसम्बन्ध घनत्वलाई कम गर्दै। कुनै पनि ट्रान्सीभरले ट्रान्समिटरको भूमिका ग्रहण गर्न सक्छ, बाँकी ट्रान्ससिभरहरूले रिसीभरको रूपमा काम गर्दछ (एक पटकमा केवल एउटा ट्रान्समिटर सक्रिय हुन सक्छ)। बस ट्राफिक नियन्त्रण, या त प्रोटोकल वा हार्डवेयर समाधान मार्फत सामान्यतया बसमा चालक विवादबाट बच्न आवश्यक छ। मल्टिपोइन्ट BLVDS को प्रदर्शन बसमा क्यापेसिटिव लोडिङ र टर्मिनेसनले धेरै प्रभावित हुन्छ।
डिजाइन विचारहरू
राम्रो सिग्नल अखण्डता प्राप्त गर्नको लागि राम्रो मल्टिपोइन्ट डिजाइनले बसमा क्यापेसिटिव लोड र समाप्तिलाई विचार गर्नुपर्छ। तपाईले कम पिन क्यापेसिटन्स भएको ट्रान्ससिभर, कम क्यापेसिटन्स भएको कनेक्टर र स्टबको लम्बाइ छोटो राखेर लोड क्यापेसिटन्स कम गर्न सक्नुहुन्छ। मल्टिपोइन्ट BLVDS डिजाइन विचार मध्ये एक पूर्ण लोड गरिएको बसको प्रभावकारी भिन्नता प्रतिबाधा हो, जसलाई प्रभावकारी प्रतिबाधा भनिन्छ, र बस मार्फत प्रसार ढिलाइ। अन्य मल्टिपोइन्ट BLVDS डिजाइन विचारहरूमा असफल-सुरक्षित पूर्वाग्रह, कनेक्टर प्रकार र पिन-आउट, PCB बस ट्रेस लेआउट, र चालक किनारा दर विशिष्टताहरू समावेश छन्।
प्रभावकारी प्रतिबाधा
प्रभावकारी प्रतिबाधा बस ट्रेस विशेषता प्रतिबाधा Zo र बस मा capacitive लोड मा निर्भर गर्दछ। कनेक्टरहरू, प्लग-इन कार्डमा रहेको स्टब, प्याकेजिङ्ग, र रिसिभर इनपुट क्यापेसिटन्स सबैले क्यापेसिटिव लोडिङमा योगदान गर्छ, जसले बस प्रभावकारी प्रतिबाधा कम गर्छ।
समीकरण 1. प्रभावकारी विभेदक प्रतिबाधा समीकरण
लोड गरिएको बस (Zeff) को प्रभावकारी विभेदक प्रतिबाधा अनुमान गर्न यो समीकरण प्रयोग गर्नुहोस्।कहाँ:

• Zdiff (Ω) ≈ 2 × Zo = बसको भिन्न विशेषता प्रतिबाधा
•  Co (pF/inch) = बसको प्रति एकाइ लम्बाइ विशेषता क्यापेसिटन्स
• CL (pF) = प्रत्येक लोडको क्षमता
•  N = बसमा भारहरूको संख्या
•  H (इन्च) = d × N = बसको कुल लम्बाइ
•  d (इन्च) = प्रत्येक प्लग-इन कार्ड बीचको दूरी
•  Cd (pF/inch) = CL/d = बस भरि प्रति एकाइ लम्बाइ वितरित क्षमता

लोड क्यापेसिटन्समा वृद्धि वा प्लग-इन कार्डहरू बीचको दूरीले प्रभावकारी प्रतिबाधा कम गर्दछ। प्रणाली कार्यसम्पादनलाई अप्टिमाइज गर्न, कम क्यापेसिटन्स ट्रान्सीभर र कनेक्टर चयन गर्न महत्त्वपूर्ण छ। प्रत्येक रिसिभर स्टब लम्बाइलाई कनेक्टर र ट्रान्ससिभर I/O पिनको बीचमा सकेसम्म छोटो राख्नुहोस्।
सामान्यीकृत प्रभावकारी प्रतिबाधा बनाम Cd/Co
यो आंकडा सामान्यीकृत प्रभावकारी प्रतिबाधा मा वितरित क्षमता को प्रभाव देखाउँछ।बसको प्रत्येक छेउमा समाप्ति आवश्यक छ, जबकि डाटा दुबै दिशामा प्रवाह हुन्छ। बसमा प्रतिबिम्ब र घण्टी कम गर्न, तपाईंले प्रभावकारी प्रतिबाधासँग टर्मिनेशन रेसिस्टर मिलाउनुपर्छ। Cd/Co = 3 भएको प्रणालीको लागि, प्रभावकारी प्रतिबाधा Zdiff को ०.५ गुणा हो। बसमा दोहोरो समाप्तिको साथ, चालकले Zdiff को 0.5 गुणा बराबरको लोड देख्छ; र यसैले रिसीभर इनपुटहरू (यदि मानक LVDS ड्राइभर प्रयोग गरिएको छ) मा संकेत स्विंग र भिन्न आवाज मार्जिन कम गर्दछ। BLVDS ड्राइभरले समान भोल्युम प्राप्त गर्न ड्राइभ वर्तमान बढाएर यस मुद्दालाई सम्बोधन गर्दछtage रिसीभर इनपुटहरूमा स्विंग।
प्रचारमा ढिलाइ
प्रसार ढिलाइ (tPD = Zo × Co) प्रति एकाइ लम्बाइ प्रसारण लाइन मार्फत समय ढिलाइ हो। यो विशेषता प्रतिबाधा र विशेषता मा निर्भर गर्दछ
बसको क्षमता।
प्रभावकारी प्रचार ढिलाइ
लोड गरिएको बसको लागि, तपाइँ यस समीकरणको साथ प्रभावकारी प्रचार ढिलाइ गणना गर्न सक्नुहुन्छ। तपाईले ड्राइभर A र रिसीभर B बीचको tPDEFF × रेखाको लम्बाइको रूपमा ड्राइभर A बाट रिसीभर B सम्म सिग्नल प्रचार गर्नको लागि समय गणना गर्न सक्नुहुन्छ।

Intel उपकरणहरूमा BLVDS टेक्नोलोजी

समर्थित Intel उपकरणहरूमा, BLVDS इन्टरफेस कुनै पनि पङ्क्ति वा स्तम्भ I/ बैंकहरूमा समर्थित छ जुन 1.8 V को VCCIO द्वारा संचालित हुन्छ (Intel Arria 10 र Intel Cyclone 10 GX उपकरणहरू) वा 2.5 V (अन्य समर्थित उपकरणहरू)। यी I/O बैंकहरूमा, इन्टरफेस विभेदक I/O पिनहरूमा समर्थित छ तर समर्पित घडी इनपुट वा घडी आउटपुट पिनहरूमा होइन। यद्यपि, Intel Arria 10 र Intel Cyclone 10 GX उपकरणहरूमा, BLVDS इन्टरफेस समर्पित घडी पिनहरूमा समर्थित छ जुन सामान्य I/Os को रूपमा प्रयोग गरिन्छ।

•  BLVDS ट्रान्समिटरले उल्टो रूपमा प्रोग्राम गरिएको दोस्रो आउटपुट बफरसँग दुई एकल-एन्डेड आउटपुट बफरहरू प्रयोग गर्दछ।
•  BLVDS रिसीभरले समर्पित LVDS इनपुट बफर प्रयोग गर्दछ।

समर्थित यन्त्रहरूमा BLVDS I/O बफरहरूअनुप्रयोग प्रकारको आधारमा फरक इनपुट वा आउटपुट बफरहरू प्रयोग गर्नुहोस्:

• मल्टिड्रप एप्लिकेसन - यन्त्र ड्राइभर वा रिसीभर सञ्चालनको लागि हो कि होइन भन्ने आधारमा इनपुट वा आउटपुट बफर प्रयोग गर्नुहोस्।
• मल्टिपोइन्ट एप्लिकेसन - आउटपुट बफर र इनपुट बफरले समान I/O पिन साझा गर्दछ। तपाईंले LVDS आउटपुट बफरलाई ट्राइ-स्टेट गर्न आउटपुट सक्षम (oe) सिग्नल चाहिन्छ जब यसले सिग्नलहरू पठाउँदैन।
•  आउटपुट बफरको लागि अन-चिप श्रृंखला समाप्ति (RS OCT) सक्षम नगर्नुहोस्।
• प्लग-इन कार्डमा स्टबमा प्रतिबाधा मिल्दो प्रदान गर्न आउटपुट बफरहरूमा बाह्य प्रतिरोधकहरू प्रयोग गर्नुहोस्।
• डिफरेंसियल इनपुट बफरको लागि अन-चिप डिफरेंसियल टर्मिनेशन (RD OCT) सक्षम नगर्नुहोस् किनभने बस टर्मिनेशन सामान्यतया बसको दुबै छेउमा बाहिरी टर्मिनेशन प्रतिरोधकहरू प्रयोग गरेर लागू गरिन्छ।

Intel FPGA यन्त्रहरूमा BLVDS इन्टरफेसका लागि I/O मानकहरू
तपाईले BLVDS इन्टरफेसलाई सान्दर्भिक I/O मापदण्डहरू र समर्थित Intel उपकरणहरूको लागि हालको बल आवश्यकताहरू प्रयोग गरेर कार्यान्वयन गर्न सक्नुहुन्छ।
I/O मानक र सुविधाहरू समर्थित Intel उपकरणहरूमा BLVDS इन्टरफेसको लागि समर्थन

1.  DIFFIO_TX पिनले साँचो LVDS भिन्न रिसीभरहरूलाई समर्थन गर्दैन।

थप जानकारीको लागि, सम्बन्धित जानकारी खण्डमा सूचीबद्ध अनुसार सम्बन्धित उपकरण कागजातलाई सन्दर्भ गर्नुहोस्:

• पिन असाइनमेन्ट जानकारीको लागि, यन्त्र पिन-आउट हेर्नुहोस् files.
• I/O मानक सुविधाहरूको लागि, उपकरण ह्यान्डबुक I/O अध्यायलाई सन्दर्भ गर्नुहोस्।
•  विद्युतीय विनिर्देशहरूको लागि, उपकरण डाटाशीट वा DC र स्विचिंग विशेषता कागजातलाई सन्दर्भ गर्नुहोस्।

सम्बन्धित जानकारी

•  Intel Stratix 10 पिन-आउट Files
•  Stratix V पिन-आउट Files
• Stratix IV पिन-आउट Files
•  Stratix III यन्त्र पिन-आउट Files
•  Intel Arria 10 उपकरण पिन-आउट Files
•  Arria V यन्त्र पिन-आउट Files
•  Arria II GX उपकरण पिन-आउट Files
• Intel Cyclone 10 GX उपकरण पिन-आउट Files
• Intel Cyclone 10 LP उपकरण पिन-आउट Files
• चक्रवात V यन्त्र पिन-आउट Files
•  चक्रवात IV उपकरण पिन-आउट Files
• चक्रवात III यन्त्र पिन-आउट Files
• Intel MAX 10 उपकरण पिन-आउट Files
• Intel Stratix 10 सामान्य उद्देश्य I/O प्रयोगकर्ता गाइड
•  Stratix V यन्त्रहरूमा I/O सुविधाहरू
•  Stratix IV यन्त्रमा I/O सुविधाहरू
•  Stratix III यन्त्र I/O सुविधाहरू
• Stratix V यन्त्रहरूमा I/O सुविधाहरू
•  Stratix IV यन्त्रमा I/O सुविधाहरू
•  Stratix III यन्त्र I/O सुविधाहरू
•  Intel Arria 10 उपकरणहरूमा I/O र उच्च गति I/O
•  Arria V यन्त्रहरूमा I/O सुविधाहरू
• Arria II यन्त्रहरूमा I/O सुविधाहरू
•  Intel Cyclone 10 GX यन्त्रहरूमा I/O र उच्च गति I/O
•  Intel Cyclone 10 LP यन्त्रहरूमा I/O र उच्च गति I/O
• चक्रवात V यन्त्रहरूमा I/O सुविधाहरू
• चक्रवात IV यन्त्रहरूमा I/O सुविधाहरू
•  चक्रवात III उपकरण परिवारमा I/O सुविधाहरू
• Intel MAX 10 सामान्य उद्देश्य I/O प्रयोगकर्ता गाइड
•  Intel Stratix 10 उपकरण डाटाशीट
• Stratix V यन्त्र डाटाशीट
•  Stratix IV यन्त्रहरूका लागि DC र स्विचिङ विशेषताहरू
•  Stratix III यन्त्र डाटाशीट: DC र स्विचिङ विशेषताहरू
•  Intel Arria 10 उपकरण डाटाशीट
•  Arria V यन्त्र डाटाशीट
• Arria II यन्त्रहरूको लागि यन्त्र डाटाशीट
• Intel Cyclone 10 GX उपकरण डाटाशीट
•  Intel Cyclone 10 LP उपकरण डाटाशीट
•  चक्रवात V यन्त्र डाटाशीट
•  चक्रवात IV उपकरण डाटाशीट
• चक्रवात III उपकरण डाटाशीट
• Intel MAX 10 उपकरण डाटाशीट

BLVDS पावर खपत

• यन्त्रमा तपाईंको डिजाइन लागू गर्नु अघि, BLVDS I/O पावर खपतको अनुमानित परिमाण प्राप्त गर्न तपाईंले प्रयोग गर्ने समर्थित यन्त्रको लागि एक्सेल-आधारित EPE प्रयोग गर्नुहोस्।
•  इनपुट र द्विदिश पिनहरूको लागि, BLVDS इनपुट बफर सधैं सक्षम हुन्छ। BLVDS इनपुट बफरले शक्ति खपत गर्छ यदि बसमा स्विच गर्ने गतिविधि छ (पूर्वको लागिample, अन्य ट्रान्ससिभरहरूले डाटा पठाउँदै र प्राप्त गर्दैछन्, तर चक्रवात III उपकरण अभिप्रेत प्राप्तकर्ता होइन)।
•  यदि तपाईले BLVDS लाई मल्टिड्रपमा इनपुट बफरको रूपमा वा मल्टिपोइन्ट अनुप्रयोगहरूमा द्विदिशात्मक बफरको रूपमा प्रयोग गर्नुहुन्छ भने, Intel ले इन्टेल उपकरण BLVDS इनपुट बफरका लागि अभिप्रेरित गतिविधिहरू मात्र नभई बसमा सबै गतिविधिहरू समावेश गर्ने टगल दर प्रविष्ट गर्न सिफारिस गर्दछ।

ExampEPE मा BLVDS I/O डाटा प्रविष्टि को le
यो आंकडाले चक्रवात III EPE मा BLVDS I/O प्रविष्टि देखाउँछ। अन्य समर्थित Intel उपकरणहरूको EPE मा चयन गर्न I/O मापदण्डहरूको लागि, सम्बन्धित जानकारीलाई सन्दर्भ गर्नुहोस्।Intel सिफारिस गर्दछ कि तपाईंले आफ्नो डिजाइन पूरा गरेपछि सही BLVDS I/O पावर विश्लेषण गर्न Intel Quartus प्राइम पावर विश्लेषक उपकरण प्रयोग गर्नुहोस्। पावर विश्लेषक उपकरणले स्थान र मार्ग पूरा भएपछि डिजाइनको विशिष्टतामा आधारित शक्ति अनुमान गर्दछ। पावर विश्लेषक उपकरणले प्रयोगकर्ता-प्रविष्ट, सिमुलेशन-व्युत्पन्न, र अनुमानित सिग्नल गतिविधिहरूको संयोजन लागू गर्दछ जुन, विस्तृत सर्किट मोडेलहरूसँग मिलाएर, धेरै सटीक पावर अनुमानहरू उत्पादन गर्दछ।
सम्बन्धित जानकारी

• पावर विश्लेषण अध्याय, इंटेल क्वार्टस प्राइम प्रो संस्करण ह्यान्डबुक
  Intel Stratix 10, Intel Arria 10, र Intel Cyclone 10 GX उपकरण परिवारहरूको लागि Intel Quartus प्राइम प्रो संस्करण पावर विश्लेषक उपकरणको बारेमा थप जानकारी प्रदान गर्दछ।
• पावर विश्लेषण अध्याय, इंटेल क्वार्टस प्राइम मानक संस्करण ह्यान्डबुक
  Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, र Intel को लागि Intel Quartus प्राइम मानक संस्करण पावर विश्लेषक उपकरणको बारेमा थप जानकारी प्रदान गर्दछ। MAX 10 उपकरण परिवारहरू।
• प्रारम्भिक पावर अनुमानक (EPE) र पावर विश्लेषक पृष्ठ
  EPE र Intel Quartus प्राइम पावर विश्लेषक उपकरण बारे थप जानकारी प्रदान गर्दछ।
• पृष्ठ 3 मा समर्थित Intel FPGA उपकरण परिवारहरूमा बस LVDS इन्टरफेस लागू गर्दै
  BLVDS बिजुली खपत अनुमान गर्न EPE मा चयन गर्न I/O मापदण्डहरू सूचीबद्ध गर्दछ।

BLVDS डिजाइन पूर्वample
डिजाइन पूर्वample ले तपाईंलाई Intel Quartus प्राइम सफ्टवेयरमा सान्दर्भिक सामान्य उद्देश्य I/O (GPIO) IP कोरहरूका साथ समर्थित यन्त्रहरूमा BLVDS I/O बफर कसरी इन्स्ट्यान्ट गर्ने भनेर देखाउँछ।

•  Intel Stratix 10, Intel Arria 10, र Intel Cyclone 10 GX उपकरणहरू - GPIO Intel FPGA IP कोर प्रयोग गर्नुहोस्।
•  Intel MAX 10 उपकरणहरू - GPIO Lite Intel FPGA IP कोर प्रयोग गर्नुहोस्।
•  अन्य सबै समर्थित यन्त्रहरू - ALTIOBUF IP कोर प्रयोग गर्नुहोस्।

तपाईं पूर्व डिजाइन डाउनलोड गर्न सक्नुहुन्छampसम्बन्धित जानकारीको लिङ्कबाट। BLVDS I/O बफर उदाहरणको लागि, Intel ले निम्न वस्तुहरू सिफारिस गर्दछ:

•  GPIO IP कोरलाई द्विदिशात्मक मोडमा डिफरेंशियल मोड अन गरी कार्यान्वयन गर्नुहोस्।
•  द्विदिशात्मक पिनहरूमा I/O मानक तोक्नुहोस्:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III, र Intel MAX 10 यन्त्रहरू।
•  भिन्नता SSTL-2 कक्षा I वा कक्षा II — Stratix V, Stratix IV, Stratix III, Arria V, Arria II, र चक्रवात V यन्त्रहरू।
• भिन्नता SSTL-18 कक्षा I वा कक्षा II—Intel Stratix 10, Intel Arria 10, र Intel Cyclone 10 GX उपकरणहरू।

लेख्ने र पढ्ने सञ्चालनको क्रममा इनपुट वा आउटपुट बफरहरू सञ्चालन

• oe पोर्टले एकल-एन्डेड आउटपुट बफरहरू सक्षम वा असक्षम गर्न उपकरण कोरबाट oe संकेत प्राप्त गर्दछ।
•  रिड अपरेशनको क्रममा आउटपुट बफरहरूलाई त्रि-स्थितिमा oe सिग्नल कम राख्नुहोस्।
•  AND गेटको कार्य भनेको ट्रान्समिटेड सिग्नललाई यन्त्र कोरमा फर्किनबाट रोक्नु हो। विभेदक इनपुट बफर सधैं सक्षम छ।

सम्बन्धित जानकारी

•  I/O बफर (ALTIOBUF) आईपी कोर प्रयोगकर्ता गाइड
•  GPIO IP कोर प्रयोगकर्ता गाइड
•  Intel MAX 10 I/O कार्यान्वयन गाइडहरू
• Intel FPGA IP कोरको परिचय
• डिजाइन पूर्वampAN 522 को लागी

इंटेल क्वार्टस प्राइम डिजाइन पूर्व प्रदान गर्दछampयो अनुप्रयोग नोटमा प्रयोग गरिएको les।
डिजाइन पूर्वampIntel Stratix 10 उपकरणहरूको लागि दिशानिर्देशहरू
यी चरणहरू Intel Stratix 10 उपकरणहरूमा मात्र लागू हुन्छन्। सुनिश्चित गर्नुहोस् कि तपाइँ GPIO Intel FPGA IP कोर प्रयोग गर्नुहुन्छ।

1. द्विदिशात्मक इनपुट र आउटपुट बफर समर्थन गर्न सक्ने GPIO Intel FPGA IP कोर सिर्जना गर्नुहोस्:
   • a GPIO Intel FPGA IP कोर स्थापना गर्नुहोस्।
   • b डाटा दिशामा, बिडीर चयन गर्नुहोस्।
   • ग डाटा चौडाइमा, 1 प्रविष्ट गर्नुहोस्।
   • d विभेदक बफर प्रयोग गर्नुहोस् सक्रिय गर्नुहोस्।
   • e दर्ता मोडमा, कुनै पनि चयन गर्नुहोस्।
2. निम्न चित्रमा देखाइए अनुसार मोड्युलहरू र इनपुट र आउटपुट पोर्टहरू जडान गर्नुहोस्:
   इनपुट र आउटपुट पोर्ट जडान पूर्वampLe Intel Stratix 10 उपकरणहरूको लागि
3. असाइनमेन्ट सम्पादकमा, निम्न चित्रमा देखाइए अनुसार सान्दर्भिक I/O मानक तोक्नुहोस्। तपाईं हालको बल र धेरै दर विकल्पहरू पनि सेट गर्न सक्नुहुन्छ। अन्यथा, इंटेल क्वार्टस प्राइम सफ्टवेयरले पूर्वनिर्धारित सेटिङहरू मान्दछ।
   Intel Stratix 10 उपकरणहरूको लागि Intel Quartus प्राइम असाइनमेन्ट सम्पादकमा BLVDS I/O असाइनमेन्ट
4. कम्पाइल गर्नुहोस् र ModelSim* - Intel FPGA संस्करण सफ्टवेयरको साथ कार्यात्मक सिमुलेशन प्रदर्शन गर्नुहोस्।

सम्बन्धित जानकारी

• ModelSim - Intel FPGA संस्करण सफ्टवेयर समर्थन
  ModelSim - Intel FPGA संस्करण सफ्टवेयरको बारेमा थप जानकारी प्रदान गर्दछ र स्थापना, प्रयोग, र समस्या निवारण जस्ता विषयहरूमा विभिन्न लिङ्कहरू समावेश गर्दछ।
• पृष्ठ 7 मा Intel FPGA उपकरणहरूमा BLVDS इन्टरफेसका लागि I/O मानकहरू
  BLVDS अनुप्रयोगहरूको लागि समर्थित Intel FPGA उपकरणहरूमा तपाईंले म्यानुअल रूपमा तोक्न सक्ने पिनहरू र I/O मापदण्डहरू सूचीबद्ध गर्नुहोस्।
• डिजाइन पूर्वampAN 522 को लागी
  इंटेल क्वार्टस प्राइम डिजाइन पूर्व प्रदान गर्दछampयो अनुप्रयोग नोटमा प्रयोग गरिएको les।

डिजाइन पूर्वampले Intel Arria 10 उपकरणहरूको लागि दिशानिर्देशहरू
यी चरणहरू Intel Quartus प्राइम मानक संस्करण मात्र प्रयोग गर्ने Intel Arria 10 उपकरणहरूमा लागू हुन्छन्। सुनिश्चित गर्नुहोस् कि तपाइँ GPIO Intel FPGA IP कोर प्रयोग गर्नुहुन्छ।

1. StratixV_blvds.qar खोल्नुहोस् file Stratix V डिजाइन पूर्व आयात गर्नampइंटेल क्वार्टस प्राइम मानक संस्करण सफ्टवेयरमा जानुहोस्।
2. पूर्व डिजाइन माइग्रेट गर्नुहोस्ampGPIO Intel FPGA IP कोर प्रयोग गर्न:
   • a मेनुमा, परियोजना ➤ IP कम्पोनेन्ट अपग्रेड गर्नुहोस् चयन गर्नुहोस्।
   • b "ALIOBUF" इकाईमा डबल क्लिक गर्नुहोस्।
     ALTIOBUF IP कोरको लागि मेगाविजार्ड प्लग-इन प्रबन्धक सञ्झ्याल देखिन्छ।
   • ग म्याच परियोजना/पूर्वनिर्धारित बन्द गर्नुहोस्।
   • d हाल चयन गरिएको उपकरण परिवारमा, Arria 10 चयन गर्नुहोस्।
   • e समाप्त क्लिक गर्नुहोस् र त्यसपछि फेरि समाप्त क्लिक गर्नुहोस्।
   • f देखिने संवाद बक्समा, ठीक क्लिक गर्नुहोस्।
     Intel Quartus Prime Pro Edition सफ्टवेयरले माइग्रेसन प्रक्रिया गर्छ र त्यसपछि GPIO IP प्यारामिटर सम्पादक प्रदर्शन गर्दछ।
3. द्विदिशात्मक इनपुट र आउटपुट बफर समर्थन गर्न GPIO Intel FPGA IP कोर कन्फिगर गर्नुहोस्:
   • a डाटा दिशामा, बिडीर चयन गर्नुहोस्।
   • b डाटा चौडाइमा, 1 प्रविष्ट गर्नुहोस्।
   • ग विभेदक बफर प्रयोग गर्नुहोस् सक्रिय गर्नुहोस्।
   • d समाप्त क्लिक गर्नुहोस् र आईपी कोर उत्पन्न गर्नुहोस्।
4. निम्न चित्रमा देखाइए अनुसार मोड्युलहरू र इनपुट र आउटपुट पोर्टहरू जडान गर्नुहोस्:
   इनपुट र आउटपुट पोर्ट जडान पूर्वampLe Intel Arria 10 उपकरणहरूको लागि
5. असाइनमेन्ट सम्पादकमा, निम्न चित्रमा देखाइए अनुसार सान्दर्भिक I/O मानक तोक्नुहोस्। तपाईं हालको बल र धेरै दर विकल्पहरू पनि सेट गर्न सक्नुहुन्छ। अन्यथा, Intel Quartus Prime Standard Edition सफ्टवेयरले Intel Arria 10 यन्त्रहरूका लागि पूर्वनिर्धारित सेटिङ्हरू मान्दछ — भिन्न SSTL-18 कक्षा I वा कक्षा II I/O मानक।
   Intel Arria 10 उपकरणहरूको लागि Intel Quartus प्राइम असाइनमेन्ट सम्पादकमा BLVDS I/O असाइनमेन्टनोट:
   Intel Arria 10 यन्त्रहरूका लागि, तपाईंले असाइनमेन्ट सम्पादकसँग LVDS पिनको लागि p र n पिन स्थानहरू म्यानुअल रूपमा तोक्न सक्नुहुन्छ।
6. कम्पाइल गर्नुहोस् र ModelSim - Intel FPGA संस्करण सफ्टवेयरको साथ कार्यात्मक सिमुलेशन प्रदर्शन गर्नुहोस्।

सम्बन्धित जानकारी

• ModelSim - Intel FPGA संस्करण सफ्टवेयर समर्थन
  ModelSim - Intel FPGA संस्करण सफ्टवेयरको बारेमा थप जानकारी प्रदान गर्दछ र स्थापना, प्रयोग, र समस्या निवारण जस्ता विषयहरूमा विभिन्न लिङ्कहरू समावेश गर्दछ।
• पृष्ठ 7 मा Intel FPGA उपकरणहरूमा BLVDS इन्टरफेसका लागि I/O मानकहरू
  BLVDS अनुप्रयोगहरूको लागि समर्थित Intel FPGA उपकरणहरूमा तपाईंले म्यानुअल रूपमा तोक्न सक्ने पिनहरू र I/O मापदण्डहरू सूचीबद्ध गर्नुहोस्।
• डिजाइन पूर्वampAN 522 को लागी
  इंटेल क्वार्टस प्राइम डिजाइन पूर्व प्रदान गर्दछampयो अनुप्रयोग नोटमा प्रयोग गरिएको les।

डिजाइन पूर्वampIntel MAX 10 उपकरणहरूको लागि दिशानिर्देशहरू
यी चरणहरू Intel MAX 10 उपकरणहरूमा मात्र लागू हुन्छन्। तपाईंले GPIO Lite Intel FPGA IP कोर प्रयोग गर्नुभएको सुनिश्चित गर्नुहोस्।

1. द्विदिशात्मक इनपुट र आउटपुट बफर समर्थन गर्न सक्ने GPIO Lite Intel FPGA IP कोर सिर्जना गर्नुहोस्:
   • a GPIO Lite Intel FPGA IP कोर स्थापना गर्नुहोस्।
   • b डाटा दिशामा, बिडीर चयन गर्नुहोस्।
   • ग डाटा चौडाइमा, 1 प्रविष्ट गर्नुहोस्।
   • d छद्म भिन्नता बफर प्रयोग गर्नुहोस् सक्रिय गर्नुहोस्।
   • e दर्ता मोडमा, बाइपास चयन गर्नुहोस्।
2. निम्न चित्रमा देखाइए अनुसार मोड्युलहरू र इनपुट र आउटपुट पोर्टहरू जडान गर्नुहोस्:
    इनपुट र आउटपुट पोर्ट जडान पूर्वampLe Intel MAX 10 उपकरणहरूको लागि
3. असाइनमेन्ट सम्पादकमा, निम्न चित्रमा देखाइए अनुसार सान्दर्भिक I/O मानक तोक्नुहोस्। तपाईं हालको बल र धेरै दर विकल्पहरू पनि सेट गर्न सक्नुहुन्छ। अन्यथा, इंटेल क्वार्टस प्राइम सफ्टवेयरले पूर्वनिर्धारित सेटिङहरू मान्दछ।
   Intel MAX 10 उपकरणहरूको लागि Intel Quartus प्राइम असाइनमेन्ट सम्पादकमा BLVDS I/O असाइनमेन्ट
4. कम्पाइल गर्नुहोस् र ModelSim - Intel FPGA संस्करण सफ्टवेयरको साथ कार्यात्मक सिमुलेशन प्रदर्शन गर्नुहोस्।

सम्बन्धित जानकारी

• ModelSim - Intel FPGA संस्करण सफ्टवेयर समर्थन
  ModelSim - Intel FPGA संस्करण सफ्टवेयरको बारेमा थप जानकारी प्रदान गर्दछ र स्थापना, प्रयोग, र समस्या निवारण जस्ता विषयहरूमा विभिन्न लिङ्कहरू समावेश गर्दछ।
• पृष्ठ 7 मा Intel FPGA उपकरणहरूमा BLVDS इन्टरफेसका लागि I/O मानकहरू
  BLVDS अनुप्रयोगहरूको लागि समर्थित Intel FPGA उपकरणहरूमा तपाईंले म्यानुअल रूपमा तोक्न सक्ने पिनहरू र I/O मापदण्डहरू सूचीबद्ध गर्नुहोस्।
• डिजाइन पूर्वampAN 522 को लागी
  इंटेल क्वार्टस प्राइम डिजाइन पूर्व प्रदान गर्दछampयो अनुप्रयोग नोटमा प्रयोग गरिएको les।

डिजाइन पूर्वampले Intel Arria 10, Intel Cyclone 10 GX, र Intel MAX 10 बाहेक सबै समर्थित यन्त्रहरूका लागि दिशानिर्देशहरू

यी चरणहरू Intel Arria 10, Intel Cyclone 10 GX, र Intel MAX 10 बाहेक सबै समर्थित यन्त्रहरूमा लागू हुन्छन्। तपाईंले ALTIOBUF IP कोर प्रयोग गर्नुभएको सुनिश्चित गर्नुहोस्।

1.  द्विदिशात्मक इनपुट र आउटपुट बफर समर्थन गर्न सक्ने ALTIOBUF IP कोर सिर्जना गर्नुहोस्:
   • a ALTIOBUF IP कोर स्थापना गर्नुहोस्।
   • b मोड्युललाई द्विदिशात्मक बफरको रूपमा कन्फिगर गर्नुहोस्।
   • ग इन्स्ट्यान्टियट गर्नका लागि बफरहरूको संख्या के हो, 1 प्रविष्ट गर्नुहोस्।
   • d भिन्न मोड प्रयोग गर्नुहोस् सक्रिय गर्नुहोस्।
2. निम्न चित्रमा देखाइए अनुसार मोड्युलहरू र इनपुट र आउटपुट पोर्टहरू जडान गर्नुहोस्:
    इनपुट र आउटपुट पोर्ट जडान पूर्वampLe Intel Arria 10, Intel Cyclone 10 GX, र Intel MAX 10 यन्त्रहरू बाहेक सबै समर्थित यन्त्रहरूका लागि
3. असाइनमेन्ट सम्पादकमा, तपाइँको यन्त्र अनुसार निम्न चित्रमा देखाइए अनुसार सान्दर्भिक I/O मानक तोक्नुहोस्। तपाईं हालको बल र धेरै दर विकल्पहरू पनि सेट गर्न सक्नुहुन्छ। अन्यथा, इंटेल क्वार्टस प्राइम सफ्टवेयरले पूर्वनिर्धारित सेटिङहरू मान्दछ।
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III, र Cyclone III LS यन्त्रहरू-BLVDS I/O मानक द्विदिशात्मक p र n पिनहरूलाई निम्न चित्रमा देखाइएको छ।
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II, र चक्रवात V यन्त्रहरू - भिन्नता SSTL-2 कक्षा I वा कक्षा II I/O मानक।
     Intel Quartus प्राइम असाइनमेन्ट सम्पादकमा BLVDS I/O असाइनमेन्टनोट: तपाईंले असाइनमेन्ट सम्पादकसँग प्रत्येक समर्थित यन्त्रको लागि p र n पिन स्थानहरू म्यानुअल रूपमा तोक्न सक्नुहुन्छ। समर्थित यन्त्रहरू र पिनहरूका लागि तपाईंले म्यानुअल रूपमा तोक्न सक्नुहुन्छ, सम्बन्धित जानकारीलाई सन्दर्भ गर्नुहोस्।
4. कम्पाइल गर्नुहोस् र ModelSim - Intel FPGA संस्करण सफ्टवेयरको साथ कार्यात्मक सिमुलेशन प्रदर्शन गर्नुहोस्।

Exampकार्यात्मक सिमुलेशन परिणामहरूको le
जब oe संकेत जोडिएको छ, BLVDS लेखन सञ्चालन मोडमा छ। जब oe सिग्नल निस्क्रिय हुन्छ, BLVDS रिड अपरेशन मोडमा हुन्छ।नोट:
Verilog HDL प्रयोग गरेर सिमुलेशनको लागि, तपाइँ blvds_tb.v testbench प्रयोग गर्न सक्नुहुन्छ, जुन सम्बन्धित डिजाइनमा समावेश गरिएको छ।ample।
सम्बन्धित जानकारी

• ModelSim - Intel FPGA संस्करण सफ्टवेयर समर्थन
  ModelSim - Intel FPGA संस्करण सफ्टवेयरको बारेमा थप जानकारी प्रदान गर्दछ र स्थापना, प्रयोग, र समस्या निवारण जस्ता विषयहरूमा विभिन्न लिङ्कहरू समावेश गर्दछ।
• पृष्ठ 7 मा Intel FPGA उपकरणहरूमा BLVDS इन्टरफेसका लागि I/O मानकहरू
  BLVDS अनुप्रयोगहरूको लागि समर्थित Intel FPGA उपकरणहरूमा तपाईंले म्यानुअल रूपमा तोक्न सक्ने पिनहरू र I/O मापदण्डहरू सूचीबद्ध गर्नुहोस्।
• डिजाइन पूर्वampAN 522 को लागी
  इंटेल क्वार्टस प्राइम डिजाइन पूर्व प्रदान गर्दछampयो अनुप्रयोग नोटमा प्रयोग गरिएको les।

कार्यसम्पादन विश्लेषण

मल्टिपोइन्ट BLVDS कार्यसम्पादन विश्लेषणले बस समापन, लोडिङ, ड्राइभर र रिसिभर विशेषताहरू, र प्रणालीमा चालकबाट रिसीभरको स्थानको प्रभाव देखाउँछ। तपाइँ समावेश BLVDS डिजाइन पूर्व प्रयोग गर्न सक्नुहुन्छampमल्टिपोइन्ट एप्लिकेसनको प्रदर्शनको विश्लेषण गर्न:

•  चक्रवात III BLVDS डिजाइन पूर्वample - यो डिजाइन पूर्वample सबै समर्थित Stratix, Arria, र चक्रवात उपकरण श्रृंखलामा लागू हुन्छ। Intel Arria 10 वा Intel Cyclone 10 GX उपकरण परिवारको लागि, तपाईंले डिजाइन पूर्व माइग्रेट गर्न आवश्यक छampतपाइँ यसलाई प्रयोग गर्न सक्नु अघि सम्बन्धित उपकरण परिवारलाई पहिले।
• Intel MAX 10 BLVDS डिजाइन पूर्वample - यो डिजाइन पूर्वample Intel MAX 10 उपकरण परिवारमा लागू हुन्छ।
• Intel Stratix 10 BLVDS डिजाइन पूर्वample - यो डिजाइन पूर्वample Intel Stratix 10 उपकरण परिवारमा लागू हुन्छ।

नोट:
यस खण्डमा बहुबिन्दु BLVDS को कार्यसम्पादन विश्लेषण HyperLynx* मा Cyclone III BLVDS इनपुट/आउटपुट बफर जानकारी स्पेसिफिकेशन (IBIS) मोडेल सिमुलेशनमा आधारित छ।
Intel सिफारिस गर्दछ कि तपाइँ सिमुलेशनको लागि यी Intel IBIS मोडेलहरू प्रयोग गर्नुहोस्:

• Stratix III, Stratix IV, र Stratix V यन्त्रहरू - यन्त्र-विशिष्ट भिन्नता SSTL-2 IBIS मोडेल
• Intel Stratix 10, Intel Arria 10(2) र Intel Cyclone 10 GX उपकरणहरू:
  •  आउटपुट बफर - भिन्नता SSTL-18 IBIS मोडेल
  • इनपुट बफर — LVDS IBIS मोडेल

सम्बन्धित जानकारी

• Intel FPGA IBIS मोडेल पृष्ठ
  Intel FPGA यन्त्र मोडेलहरूको डाउनलोडहरू प्रदान गर्दछ।
•  डिजाइन पूर्वampAN 522 को लागी
  इंटेल क्वार्टस प्राइम डिजाइन पूर्व प्रदान गर्दछampयो अनुप्रयोग नोटमा प्रयोग गरिएको les।

प्रणाली सेटअप

 चक्रवात III BLVDS ट्रान्ससिभरको साथ मल्टिपोइन्ट BLVDS
यो आंकडाले दस चक्रवात III BLVDS ट्रान्ससिभरहरू (U1 देखि U10 नाम दिइएको) सँग मल्टिपोइन्ट टोपोलोजीको योजनाबद्ध देखाउँछ।बस प्रसारण लाइन निम्न विशेषताहरु भएको मानिन्छ:

•  एक पट्टी रेखा
•  50 Ω को विशेषता प्रतिबाधा
• 3.6 pF प्रति इन्च को विशेषता क्षमता
•  10 इन्चको लम्बाइ
• Intel Arria 10 IBIS मोडेलहरू प्रारम्भिक छन् र Intel IBIS मोडेलमा उपलब्ध छैनन्। web पृष्ठ। यदि तपाईंलाई यी प्रारम्भिक Intel Arria 10 IBIS मोडेलहरू चाहिन्छ भने, Intel लाई सम्पर्क गर्नुहोस्।
• लगभग 100 Ω को बस विभेदक विशेषता प्रतिबाधा
•  1 इन्च को प्रत्येक ट्रान्सीभर बीच स्पेसिङ
• बस दुबै छेउमा टर्मिनेशन रेसिस्टर RT को साथ समाप्त भयो

• 12 mA को पूर्वनिर्धारित ड्राइभ बल
• पूर्वनिर्धारित रूपमा ढिलो दर सेटिङहरू
• 6 pF को प्रत्येक ट्रान्सीभरको पिन क्यापेसिटन्स
•  प्रत्येक BLVDS ट्रान्सीभरमा स्टब 1 Ω को विशेषता प्रतिबाधाको 50-इन्च माइक्रोस्ट्रिप र 3 pF प्रति इन्चको विशेषता क्यापेसिटन्स हो।
•  बसमा प्रत्येक ट्रान्ससिभरको जडानको क्षमता (कनेक्टर, प्याड, र PCB मार्फत) 2 pF मानिन्छ।
• प्रत्येक लोडको कुल क्षमता लगभग 11 pF हो

1-इन्च लोड स्पेसिङको लागि, वितरित क्यापेसिटन्स 11 pF प्रति इन्च बराबर छ। स्टबहरूबाट हुने प्रतिबिम्ब कम गर्न, र बाहिर निस्कने संकेतहरूलाई कम गर्न
ड्राइभर, 50 Ω रेसिस्टर RS मिल्ने प्रतिबाधा प्रत्येक ट्रान्ससिभरको आउटपुटमा राखिएको छ।

बस समाप्ति
यदि तपाईंले बस विशेषता क्यापेसिटन्स र सेटअपको प्रति एकाइ लम्बाइ वितरित क्यापेसिटन्सलाई प्रभावकारी भिन्नता प्रतिबाधा समीकरणमा प्रतिस्थापन गर्नुभयो भने पूर्ण रूपमा लोड गरिएको बसको प्रभावकारी प्रतिबाधा 52 Ω हुन्छ। इष्टतम संकेत अखण्डताको लागि, तपाईंले RT लाई 52 Ω मा मिल्नुपर्छ। निम्न तथ्याङ्कहरूले रिसीभर इनपुट पिनहरूमा डिफरेंशियल वेभफर्म (VID) मा मिल्दो-, अन्डर-, र ओभर-टर्मिनेसनको प्रभावहरू देखाउँछन्। डाटा दर 100 Mbps छ। यी तथ्याङ्कहरूमा, अन्डर-टर्मिनेशन (RT = 25 Ω) प्रतिबिम्ब र आवाज मार्जिनमा उल्लेखनीय रूपमा कमीको परिणाम हो। केहि अवस्थामा, समाप्ति अन्तर्गत पनि रिसीभर थ्रेसहोल्ड (VTH = ±100 mV) उल्लङ्घन गर्दछ। जब RT 50 Ω मा परिवर्तन गरिन्छ, त्यहाँ VTH को सन्दर्भमा एक पर्याप्त आवाज मार्जिन छ र प्रतिबिम्ब नगण्य छ।

बस समाप्तिको प्रभाव (U1 मा चालक, U2 मा रिसीभर)
यस चित्रमा, U1 ले ट्रान्समिटरको रूपमा कार्य गर्दछ र U2 देखि U10 रिसीभरहरू हुन्।

बस समाप्तिको प्रभाव (U1 मा चालक, U10 मा रिसीभर)
यस चित्रमा, U1 ले ट्रान्समिटरको रूपमा कार्य गर्दछ र U2 देखि U10 रिसीभरहरू हुन्।

बस समाप्तिको प्रभाव (U5 मा चालक, U6 मा रिसीभर)
यस चित्रमा, U5 ट्रान्समिटर हो र बाँकी रिसीभरहरू हुन्।

बस समाप्तिको प्रभाव (U5 मा चालक, U10 मा रिसीभर)
यस चित्रमा, U5 ट्रान्समिटर हो र बाँकी रिसीभरहरू हुन्।बसमा चालक र रिसिभरको सापेक्ष स्थितिले प्राप्त सिग्नलको गुणस्तरलाई पनि असर गर्छ। चालकको नजिकको रिसीभरले सबैभन्दा खराब प्रसारण लाइन प्रभावको अनुभव गर्दछ किनभने यो स्थानमा, किनारा दर सबैभन्दा छिटो छ। बसको बीचमा चालक बस्दा यो झन् झन् खराब हुन्छ।
पूर्वका लागिample, पृष्ठ 16 मा चित्र 20 र पृष्ठ 18 मा चित्र 21 तुलना गर्नुहोस्। रिसीभर U6 (U5 मा चालक) मा VID ले रिसीभर U2 (U1 मा चालक) भन्दा ठूलो घण्टी बजाउँछ। अर्कोतर्फ, रिसीभर ड्राइभरबाट टाढा अवस्थित हुँदा किनारा दर सुस्त हुन्छ। रेकर्ड गरिएको सबैभन्दा ठूलो वृद्धि समय 1.14 एनएस हो जसको चालक बसको एक छेउमा रहेको छ (U1) र अर्को छेउमा रिसीभर (U10)।

स्टब लम्बाइ
लामो स्टब लम्बाइले ड्राइभरबाट रिसीभरसम्मको उडान समय मात्र बढाउँदैन, तर ठूलो लोड क्यापेसिटन्समा पनि परिणाम दिन्छ, जसले ठूलो प्रतिबिम्ब निम्त्याउँछ।

स्टब लम्बाइ बढाउने प्रभाव (U1 मा चालक, U10 मा रिसीभर)
यो आंकडाले U10 मा VID तुलना गर्छ जब स्टब लम्बाइ एक इन्चबाट दुई इन्चमा बढाइन्छ र चालक U1 मा हुन्छ।

स्टब समाप्ति
तपाईंले ड्राइभर प्रतिबाधालाई स्टब विशेषता प्रतिबाधासँग मिल्नुपर्छ। ड्राइभर आउटपुटमा सीरीज टर्मिनेशन रेसिस्टर RS राख्नाले लामो स्टब र छिटो किनारा दरहरूका कारण हुने प्रतिकूल प्रसारण लाइन प्रभावलाई धेरै कम गर्छ। थप रूपमा, रिसीभरको विशिष्टता पूरा गर्न VID कम गर्न RS परिवर्तन गर्न सकिन्छ।

स्टब समाप्तिको प्रभाव (U1 मा चालक, U2 र U10 मा रिसीभर)
यो आंकडा U2 प्रसारण हुँदा U10 र U1 मा VID तुलना गर्दछ।

ड्राइभर स्ल्यू दर
द्रुत गतिको दरले वृद्धि समय सुधार गर्न मद्दत गर्दछ, विशेष गरी चालकबाट टाढाको रिसीभरमा। यद्यपि, द्रुत गतिको दरले प्रतिबिम्बको कारणले घण्टी बजाउन पनि बढाउँछ।

चालक किनारा दरको प्रभाव (U1 मा चालक, U2 र U10 मा रिसीभर)
यो आंकडाले ड्राइभर स्ल्यू दर प्रभाव देखाउँछ। 12 mA ड्राइभ बलको साथ ढिलो र द्रुत गतिको दर बीच तुलना गरिएको छ। चालक U1 मा छ र U2 र U10 मा विभेदक तरंगहरू जाँच गरिन्छ।

समग्र प्रणाली प्रदर्शन

बहुबिन्दु BLVDS द्वारा समर्थित उच्चतम डाटा दर ड्राइभरबाट सबैभन्दा टाढाको रिसीभरको आँखा रेखाचित्र हेरेर निर्धारण गरिन्छ। यस स्थानमा, प्रसारित संकेतको सबैभन्दा ढिलो किनारा दर हुन्छ र यसले आँखा खोल्नलाई असर गर्छ। यद्यपि प्राप्त संकेतको गुणस्तर र आवाज मार्जिन लक्ष्य अनुप्रयोगहरूमा निर्भर गर्दछ, आँखा खोल्ने फराकिलो, राम्रो। यद्यपि, तपाईले ड्राइभरको नजिकको रिसीभरलाई पनि जाँच गर्नुपर्छ, किनभने यदि रिसीभर चालकको नजिकै अवस्थित छ भने प्रसारण लाइन प्रभावहरू खराब हुन्छन्।
चित्र 23. आँखा रेखाचित्र 400 Mbps मा (U1 मा चालक, U2 र U10 मा रिसीभर)
यो आंकडाले 2 Mbps मा डाटा दरको लागि U10 (रातो वक्र) र U400 (नीलो वक्र) मा आँखा रेखाचित्रहरू चित्रण गर्दछ। 1% एकाइ अन्तरालको अनियमित जिटर सिमुलेशनमा मानिन्छ। चालक पूर्वनिर्धारित हालको बल र धेरै दर सेटिङहरूको साथ U1 मा छ। बस पूर्णतया इष्टतम RT = 50 Ω संग भरिएको छ। सबैभन्दा सानो आँखा खोल्ने U10 मा छ, जुन U1 बाट सबैभन्दा टाढा छ। आँखाको उचाइ एसampU0.5 र U692 को लागि 543 एकाइ अन्तरालमा नेतृत्व क्रमशः 2 mV र 10 mV हो। VTH = ±100 mV को सन्दर्भमा दुबै केसहरूको लागि पर्याप्त आवाज मार्जिन छ।

AN 522 को लागि कागजात संशोधन इतिहास: समर्थित Intel FPGA उपकरण परिवारहरूमा बस LVDS इन्टरफेस कार्यान्वयन गर्दै

कागजातहरू / स्रोतहरू

Intel AN 522 समर्थित FPGA उपकरण परिवारहरूमा बस LVDS इन्टरफेस कार्यान्वयन गर्दै [pdf] प्रयोगकर्ता गाइड AN 522 समर्थित FPGA उपकरण परिवारहरूमा बस LVDS इन्टरफेस कार्यान्वयन गर्दै, AN 522, समर्थित FPGA उपकरण परिवारहरूमा बस LVDS इन्टरफेस, समर्थित FPGA उपकरण परिवारहरूमा इन्टरफेस, FPGA उपकरण परिवारहरू

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका