FPGA IP
Дизайн Example хэрэглэгчийн гарын авлага
F-Tile 25G Ethernet Intel®
Intel® Quartus®-д шинэчлэгдсэн
Prime Design Suite: 22.3
IP хувилбар: 1.0.0

Түргэн эхлүүлэх гарын авлага

Intel Agilex™ төхөөрөмжүүдэд зориулсан F-tile 25G Ethernet Intel FPGA IP нь хуучин загвар үүсгэх боломжийг олгодог.ampСонгосон тохиргоонд зориулсан les.
Зураг 1. Дизайн Example хэрэглээ

Лавлах бүтэц

Зураг 2. 25G Ethernet Intel FPGA IP Design Example лавлах бүтэц

• Симуляци files (зөвхөн симуляцид зориулсан testbench) байрладагample_dir>/жишээ ньample_testbench.
• Зөвхөн эмхэтгэлд зориулагдсан загвар example байрладагample_dir>/ эмхэтгэлийн_туршилтын_дизайн.
• Техник хангамжийн тохиргоо ба туршилт files (дизайн жишээ ньample in hardware) -д байрладагample_dir>/техникийн_туршилтын_дизайн.

Хүснэгт 1. Лавлах болон File Тодорхойлолт

File Нэр	Тодорхойлолт
eth_ex_25g.qpf	Intel Quartus® Prime төсөл file.
eth_ex_25g.qsf	Intel Quartus Prime төслийн тохиргоо file.
eth_ex_25g.sdc	Synopsys дизайны хязгаарлалт file. Та үүнийг хуулж, өөрчлөх боломжтой file өөрийн 25GbE Intel FPGA IP үндсэн загварт зориулагдсан.
eth_ex_25g.v	Дээд түвшний Verilog HDL дизайн өмнөхample file. Нэг суваг дизайн нь Verilog ашигладаг file.
нийтлэг/	Тоног төхөөрөмжийн дизайн жишээ ньample дэмжлэг files.
hwtest/main.tcl	Үндсэн file Системийн консол руу нэвтрэх.

Дизайныг бий болгох Example

Зураг 4. Example Design Tab-д F-tile 25G Ethernet Intel FPGA IP параметр засварлагч

Техник хангамжийн дизайныг үүсгэхийн тулд эдгээр алхмуудыг дагана ууample болон testbench:

1. Intel Quartus Prime Pro хувилбар дээр дарна уу File ➤ Шинэ Төслийн шидтэн шинэ Quartus Prime төсөл үүсгэх, эсвэл File ➤ Одоо байгаа Quartus Prime төслийг нээх Төслийг нээнэ үү. Шидтэн таныг төхөөрөмжийг зааж өгөхийг хүсэх болно.
2. IP каталогоос Agilex-д зориулсан 25G Ethernet Intel FPGA IP-г олоод сонгоно уу. Шинэ IP өөрчлөлтийн цонх гарч ирнэ.
3. Өөрийн IP хувилбарын дээд түвшний нэрийг зааж өгөөд OK дарна уу. Параметр засварлагч нь дээд түвшний .ip-г нэмдэг file одоогийн төсөл рүү автоматаар. Хэрэв та .ip-г гараар нэмэхийг сануулбал file Төсөл рүү очихын тулд Project ➤ Нэмэх/ Устгах дээр дарна уу Files нэмэхийн тулд Төсөлд file.
4. Intel Quartus Prime Pro Edition програм хангамжийн та Device талбараас тодорхой Intel Agilex төхөөрөмжийг сонгох эсвэл Intel Quartus Prime програм хангамжийн санал болгож буй анхдагч төхөөрөмжийг хадгалах ёстой.
   Жич: Тоног төхөөрөмжийн дизайн өмнөхample нь зорилтот самбар дээрх төхөөрөмжийг ашиглан сонголтыг дарж бичнэ. Та дизайны өмнөх цэснээс зорилтот самбарыг зааж өгнө үүample сонголтууд Example Дизайн таб.
5. OK дарна уу. Параметр засварлагч гарч ирнэ.
6. IP таб дээр өөрийн IP үндсэн өөрчлөлтийн параметрүүдийг зааж өгнө үү.
7. Экс дээрample Дизайн таб, жишээ ньample дизайн Files, Testbench үүсгэхийн тулд Simulation сонголтыг сонгоод, Synthesis сонголтыг сонгоод техник хангамжийн дизайныг үүсгэнэ үү.ample. Зөвхөн Verilog HDL files үүсдэг.
   Жич: Функциональ VHDL IP цөм байхгүй байна. Өөрийн IP үндсэн дизайны хувьд зөвхөн Verilog HDL-г зааж өгнө үүample.
8. Target Development Kit-ийн хувьд Agilex I-series Transceiver-SoC Dev Kit-ийг сонго
9. Ex Generate дээр дарна ууample Design товч. Сонгох Example Design Directory цонх гарч ирнэ.
10. Хэрэв та дизайныг өөрчлөхийг хүсвэл өмнөхample лавлах зам эсвэл харуулсан өгөгдмөлөөс нэр (alt_e25_f_0_example_design), шинэ зам руу орж шинэ дизайныг бичнэ үүample лавлах нэр (ample_dir>).
11. OK дарна уу.

1.2.1. Дизайн Example Параметрүүд
Хүснэгт 2. Ex-д байгаа параметрүүдampДизайн таб

Параметр	Тодорхойлолт
Example дизайн	Боломжтой жишээлбэлampIP параметрийн тохиргоонд зориулсан загварууд. Зөвхөн нэг сувгийн өмнөхample загварыг энэ IP-д дэмждэг.
Example дизайн Files	The fileөөр өөр хөгжлийн үе шатанд зориулж үүсгэх s. • Симуляци—шаардлагатай зүйлийг бий болгодог files нь өмнөхийг дуурайлган хийхэд зориулагдсанample дизайн. • Синтез—синтезийг бий болгодог fileс. Эдгээрийг ашигла fileТехник хангамжийн туршилтад зориулж дизайныг Intel Quartus Prime Pro Edition програм хангамжид эмхэтгэж, статик цаг хугацааны шинжилгээ хийх.
Үүсгэх File Формат	RTL формат fileсимуляцид зориулсан s—Verilog.
Самбарыг сонгоно уу	Дизайныг хэрэгжүүлэхэд зориулагдсан техник хангамж. Та Intel FPGA хөгжүүлэлтийн хавтанг сонгохдоо AGIB027R31B1E2VRO төхөөрөмжийг дизайны өмнөх зорилтот төхөөрөмж болгон ашиглаарай.ampүе. Agilex I-series Transceiver-SoC Dev Kit: Энэ сонголт нь өмнөх загварыг туршиж үзэх боломжийг танд олгоноample сонгосон Intel FPGA IP хөгжүүлэлтийн хэрэгсэл дээр. Энэ сонголт нь AGIB027R31B1E2VRO-ийн Зорилтот төхөөрөмжийг автоматаар сонгоно. Хэрэв таны самбарын засвар өөр төхөөрөмжийн зэрэгтэй бол зорилтот төхөөрөмжийг өөрчилж болно. Байхгүй: Энэ сонголт нь дизайны техник хангамжийн талыг оруулаагүй болноample.

1.3. Хавтанцар үүсгэж байна Files

Дэмжлэг-Логик үүсгэх нь хавтанцартай холбоотой үүсгэхэд ашигладаг урьдчилсан синтезийн алхам юм fileсимуляци болон техник хангамжийн дизайн хийхэд шаардлагатай. Хавтанцар үүсгэх нь бүгдэд шаардлагатай
F хавтан дээр суурилсан дизайны симуляци. Та симуляци хийхээс өмнө энэ алхамыг дуусгах ёстой.

1. Тушаал хүлээх мөрөнд хуучин хүнийнхээ compilation_test_design хавтас руу очно ууampдизайн: cd / эмхэтгэлийн_туршилтын_загвар.
2. Дараах тушаалыг ажиллуулна уу: quartus_tlg alt_eth_25g

1.4. F-хавтанцар 25G Ethernet Intel FPGA IP дизайныг загварчлах 
Example Testbench
Та командын мөрөөс симуляцийн скрипт ажиллуулснаар дизайныг эмхэтгэж, загварчилж болно.

1. Тушаалын мөрөнд testbench дуурайлган ажиллах лавлахыг өөрчил: cdample_dir>/ex_25g/sim.
2. IP тохиргооны симуляцийг ажиллуулна уу:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Хүснэгт 3. Testbench-ийг дуурайх алхамууд

Симулятор	Заавар
VCS*	Тушаалын мөрөнд sh run_vcs.sh гэж бичнэ үү
QuestaSim*	Тушаалын мөрөнд vsim -do run_vsim.do -log гэж бичнэ үүfile vsim.log Хэрэв та QuestaSim GUI-г оруулахгүйгээр загварчлахыг илүүд үзэж байвал vsim -c -do run_vsim.do -log гэж бичнэ үү.file vsim.log
Cadence -Xcelium*	Тушаалын мөрөнд sh run_xcelium.sh гэж бичнэ үү

Амжилттай симуляци дараах мессежээр дуусна:
Симуляци амжилттай болсон. эсвэл Testbench дууссан.
Амжилттай дууссаны дараа та үр дүнд дүн шинжилгээ хийж болно.
1.5. Дизайныг эмхэтгэх ба тохируулах Example in Техник хангамж
25G Ethernet Intel FPGA IP үндсэн параметрийн засварлагч нь дизайны өмнөх загварыг эмхэтгэх, тохируулах боломжийг танд олгоно.ample дээр зорилтот хөгжүүлэлтийн хэрэгсэл.

Дизайныг эмхэтгэх, тохируулахын тулд exampТехник хангамж дээр дараах алхмуудыг дагана уу:

1. Intel Quartus Prime Pro Edition программыг ажиллуулаад, боловсруулах ➤ Эмхэтгэлийг эхлүүлэх гэснийг сонгоод дизайныг эмхэтгэнэ.
2. SRAM объект үүсгэсний дараа file .sof, техник хангамжийн дизайныг програмчлахын тулд эдгээр алхмуудыг дагана ууampIntel Agilex төхөөрөмж дээр:
   а. Хэрэгслийн цэснээс Программист дээр дарна уу.
   б. Программист дотроос "Тоног төхөөрөмжийн тохиргоо" дээр дарна уу.
   в. Програмчлалын төхөөрөмжийг сонгоно уу.
   г. Intel Agilex хавтанг сонгоод Intel Quartus Prime Pro Edition сессдээ нэмнэ үү.
   д. Горимыг J гэж тохируулсан эсэхийг шалгана ууTAG.
   е. Intel Agilex төхөөрөмжийг сонгоод Add Device дээр дарна уу. Программист гарч ирнэ
   самбар дээрх төхөөрөмжүүдийн хоорондох холболтын блок диаграмм.
   g. Таны .sof-ийн эгнээнд .sof-ийн нүдийг шалгана уу.
   h. Хөтөлбөр/Тохиргоо баганын нүдийг чагтална уу.
   би. Start дарна уу.

1.6. F-tile 25G Ethernet Intel FPGA IP техник хангамжийн дизайныг турших Example
Та F-хавтан 25G Ethernet Intel FPGA IP үндсэн дизайныг эмхэтгэсний дарааample болон үүнийг Intel Agilex төхөөрөмж дээрээ тохируулснаар та IP цөмийг програмчлахын тулд Системийн Консолыг ашиглаж болно.
Системийн консолыг асааж, техник хангамжийн дизайныг шалгахын тулд жишээлбэлample, дараах алхмуудыг дагана уу:

1. Intel Quartus Prime Pro Edition програм хангамжаас Tools ➤ System-г сонгоно уу
   Дибаг хийх хэрэгсэл ➤ Системийн консолыг ажиллуулахын тулд системийн консол.
2. Tcl Console цонхонд cd hwtest гэж бичээд лавлахыг / hardware_test_design/hwtest болгож өөрчлөх.
3. J-тэй холболт нээхийн тулд source main.tcl гэж бичнэ үүTAG мастер.

Дизайны "Тоног төхөөрөмжийн туршилт" хэсгийн туршилтын процедурыг дагана ууampСистемийн консол дээрх туршилтын үр дүнг ажиглаарай.

F-tile 25G Ethernet Design ExampIntel Agilex төхөөрөмжүүдэд зориулсан le

F-tile 25G Ethernet дизайн өмнөхample нь 25G Ethernet Intel FPGA IP цөмийг ашиглан Intel Agilex төхөөрөмжүүдэд зориулсан Ethernet шийдлийг харуулж байна.
Дизайныг үүсгэнэ үүample-аас Эксample 25G Ethernet Intel FPGA IP параметр засварлагчийн Дизайн таб. Та мөн дизайнтай эсвэл загваргүйгээр бүтээхийг сонгож болно
Reed-Solomon Forward Error Correction (RS-FEC) функц.
2.1. Онцлогууд

• 25G дээр ажилладаг ганц Ethernet сувгийг дэмждэг.
• Дизайныг бий болгодог exampRS-FEC функцтэй.
• Testbench болон симуляцийн скриптээр хангана.
• IP тохиргоонд суурилсан F-Tile лавлагаа болон Системийн PLL цагийг Intel FPGA IP-г үүсгэнэ.

2.2. Техник хангамж, програм хангамжийн шаардлага
Intel нь дизайныг туршихын тулд дараах техник хангамж, програм хангамжийг ашигладагampЛинукс системд:

• Intel Quartus Prime Pro Edition програм хангамж.
• Siemens* EDA QuestaSim, Synopsys* VCS, Cadence Xcelium симулятор.
• Тоног төхөөрөмжийн туршилтанд зориулагдсан Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO).

2.3. Үйл ажиллагааны тодорхойлолт
F-tile 25G Ethernet дизайн өмнөхample нь MAC+PCS+PMA үндсэн хувилбараас бүрдэнэ. Дараах блок диаграммууд нь F-tile 25G Ethernet дизайны өмнөх MAC+PCS+PMA үндсэн хувилбарын дизайны бүрэлдэхүүн хэсгүүд болон дээд түвшний дохиог харуулж байна.ample.
Зураг 5. Блок диаграмм—F-tile 25G Ethernet Design Example (MAC+PCS+PMA үндсэн хувилбар)

2.3.1. Дизайн бүрэлдэхүүн хэсгүүд
Хүснэгт 4. Дизайн бүрэлдэхүүн хэсэг

Бүрэлдэхүүн хэсэг	Тодорхойлолт
F-хавтанцар 25G Ethernet Intel FPGA IP	Дараах тохиргоотой MAC, PCS, Transceiver PHY-ээс бүрдэнэ. • Үндсэн хувилбар: MAC+PCS+PMA • Урсгалын хяналтыг идэвхжүүлэх: Сонголттой • Холбоосын алдаа үүсгэхийг идэвхжүүлэх: Сонголттой • Оршил дамжуулалтыг идэвхжүүлэх: Сонголттой • Статистикийн цуглуулгыг идэвхжүүлэх: Сонголттой • MAC статистик тоолуурыг идэвхжүүл: Сонголттой • Лавлах цагийн давтамж: 156.25 Дизайны хувьд жишээлбэлampRS-FEC функцтэй бол дараах нэмэлт параметрийг тохируулсан болно. • RS-FEC-г идэвхжүүлнэ үү: Сонголттой
F-Tile лавлагаа ба системийн PLL цаг Intel FPGA IP	F-Tile Reference болон System PLL Clocks Intel FPGA IP параметрийн засварлагчийн тохиргоо нь F-tile 25G Ethernet Intel FPGA IP-ийн шаардлагад нийцдэг. Хэрэв та дизайныг үүсгэсэн бол эксampашиглаж байна Үүсгэх Example дизайн IP параметр засварлагчийн товчийг дарахад IP автоматаар үүсгэгдэнэ. Хэрэв та өөрийн дизайныг бий болговол эксampТа энэ IP-г гараар үүсгэж, бүх оролт гаралтын портуудыг холбох ёстой. Энэ IP-ийн талаарх мэдээллийг эндээс авна уу F-Tile Architecture болон PMA болон FEC Direct PHY IP хэрэглэгчийн гарын авлага.
Үйлчлүүлэгчийн логик	Үүнд: • Дамжуулах зорилгоор 25G Ethernet Intel FPGA IP цөмд тэсрэх пакетуудыг үүсгэдэг замын хөдөлгөөний генератор. • 25G Ethernet Intel FPGA IP цөмөөс ирж буй тэсрэх пакетуудыг хянадаг замын хөдөлгөөний хяналт.
Эх сурвалж ба шалгалт	Дибаг хийхэд ашиглаж болох системийг дахин тохируулах оролтын дохио зэрэг эх сурвалж болон шалгах дохио.

Холбогдох мэдээлэл
F-Tile Architecture болон PMA болон FEC Direct PHY IP хэрэглэгчийн гарын авлага

Симуляци

Testbench нь IP цөмөөр дамжуулан урсгалыг илгээж, IP цөмийн дамжуулагч болон хүлээн авах талыг ажиллуулдаг.
2.4.1. Туршилтын тавцан
Зураг 6. F-tile 25G Ethernet Intel FPGA IP Design Ex-ийн блок диаграммample Simulation Testbench

Хүснэгт 5. Testbench-ийн бүрэлдэхүүн хэсгүүд

Бүрэлдэхүүн хэсэг	Тодорхойлолт
Туршиж буй төхөөрөмж (DUT)	25G Ethernet Intel FPGA IP цөм.
Ethernet Packet Generator болон Packet Monitor	• Пакет генератор нь фрейм үүсгэж, DUT руу дамжуулдаг. • Пакет монитор нь TX болон RX өгөгдлийн замуудыг хянаж, симуляторын консол дээр фреймүүдийг харуулдаг.
F-Tile лавлагаа ба системийн PLL цаг Intel FPGA IP	Transceiver болон системийн PLL лавлах цагийг үүсгэдэг.

2.4.2. Симуляцийн дизайн Example Бүрэлдэхүүн хэсгүүд
Хүснэгт 6. F-tile 25G Ethernet Design Example Testbench File Тодорхойлолт

File Нэр	Тодорхойлолт
Testbench болон Simulation Files
basic_avl_tb_top.v	Дээд түвшний туршилтын тавцан file. Testbench нь DUT-г үүсгэж, дизайны бүрэлдэхүүн хэсгүүд болон үйлчлүүлэгчийн логик дээр Avalon® санах ойн зураглалын тохиргоог хийж, 25G Ethernet Intel FPGA IP руу эсвэл түүнээс пакет илгээж, хүлээн авдаг.
Testbench скриптүүд
үргэлжилсэн…

File Нэр	Тодорхойлолт
run_vsim.do	Testbench-ийг ажиллуулах ModelSim скрипт.
run_vcs.sh	Testbench-ийг ажиллуулах Synopsys VCS скрипт.
run_xcelium.sh	Testbench-ийг ажиллуулах Cadence Xcelium скрипт.

2.4.3. Туршилтын хэрэг
Симуляцийн туршилтын тохиолдол нь дараах үйлдлүүдийг гүйцэтгэдэг.

1. F-tile 25G Ethernet Intel FPGA IP болон F-Tile лавлагаа ба системийн PLL цагийг Intel FPGA IP-г үүсгэнэ.
2. RX цаг болон PHY төлөвийн дохио тогтохыг хүлээнэ.
3. PHY статусыг хэвлэнэ.
4. 10 хүчинтэй өгөгдөл илгээж, хүлээн авдаг.
5. Үр дүнд нь дүн шинжилгээ хийдэг. Амжилттай туршилтын самбар дээр "Testbench дууссан." гэсэн бичиг гарч ирнэ.

Дараахь сample гаралт нь амжилттай симуляцийн туршилтыг харуулж байна:

Эмхэтгэл

Дизайныг эмхэтгэх ба тохируулах ExampДизайныг эмхэтгэх, тохируулахын тулд Техник хангамжийн leample сонгосон техник хангамжид.
Та зөвхөн эмхэтгэлийн загварыг ашиглан нөөцийн ашиглалт болон Fmax-ийг тооцоолж болноample. Та "Эхлүүлэх Эхлэх" командыг ашиглан загвараа эмхэтгэж болно
Intel Quartus Prime Pro Edition программ хангамж дахь боловсруулах цэс. Амжилттай эмхэтгэл нь эмхэтгэлийн тайлангийн хураангуйг үүсгэдэг.
Дэлгэрэнгүй мэдээллийг Intel Quartus Prime Pro Edition хэрэглэгчийн гарын авлагын Дизайн эмхэтгэлээс үзнэ үү.
Холбогдох мэдээлэл

• Дизайныг эмхэтгэх ба тохируулах Example 7-р хуудсан дээрх Техник хангамж
• Intel Quartus Prime Pro Edition хэрэглэгчийн гарын авлага дахь дизайны эмхэтгэл

2.6. Техник хангамжийн туршилт
Тоног төхөөрөмжийн загварт жишээлбэлample, та IP цөмийг дотоод цуваа буцаах горимд програмчилж, хүлээн авах тал руу буцах дамжуулагч тал дээр урсгалыг үүсгэж болно.
Загварыг туршихын тулд өгөгдсөн холбогдох мэдээллийн холбоос дээрх процедурыг дагана ууample сонгосон техник хангамжид.
Холбогдох мэдээлэл
F-tile 25G Ethernet Intel FPGA IP техник хангамжийн дизайныг турших Examp8 -р хуудсан дээр
2.6.1. Туршилтын журам
Дизайныг шалгахын тулд эдгээр алхмуудыг дагана ууampтехник хангамжид:

1. Энэ дизайны техник хангамжийн туршилтыг эхлүүлэхийн өмнөample, та системийг дахин тохируулах ёстой:
   а. Хэрэгсэл ➤ In-System Sources & Probe Editor хэрэгсэл дээр дарж өгөгдмөл Source and Probe GUI-д зориулсан.
   б. Дахин тохируулалтыг хэрэгжүүлэхийн тулд системийг дахин тохируулах дохиог (Эх сурвалж[3:0]) 7-оос 8 руу шилжүүлж, системийг дахин тохируулах төлөвөөс гаргахын тулд системийг дахин тохируулах дохиог 7 болгож буцаана уу.
   в. Шинжилгээний дохиог хянаж, статус хүчинтэй байгаа эсэхийг шалгаарай.
2. Системийн консол дээр hwtest хавтас руу очиж J-г сонгохын тулд source main.tcl командыг ажиллуулна уу.TAG мастер. Анхдагч байдлаар, эхний ЖTAG мастер ЖTAG гинж сонгосон. Ж сонгохын тулдTAG Intel Agilex төхөөрөмжүүдийн мастер бол энэ командыг ажиллуулна уу: set_jtag <number of appropriate JTAG мастер>. Жишээ ньample: set_jtag 1.
3. Системийн консол дээр дараах тушаалуудыг ажиллуулж цуваа давталтын тестийг эхлүүлнэ үү.

Хүснэгт 7. Командын параметрүүд

Параметр	Тодорхойлолт	Example хэрэглээ
chkphy_status	Цагийн давтамж болон PHY түгжээний төлөвийг харуулна.	% chkphy_status 0 # 0 холбоосын статусыг шалгана уу
chkmac_stats	MAC статистик тоологч дахь утгуудыг харуулна.	% chkmac_stats 0 # 0 холбоосын mac статистик тоологчийг шалгана
бүх_статистикийг арилгах	IP үндсэн статистик тоолуурыг арилгана.	% бүх_статуудыг цэвэрлэх 0 # 0 холбоосын статистик тоологчийг арилгана
эхлэх_ген	Пакет үүсгэгчийг эхлүүлнэ.	% start_gen 0 # 0 холбоос дээр пакет үүсгэж эхэлнэ
зогсоох_ген	Пакет үүсгэгчийг зогсооно.	% stop_gen 0 # 0 холбоос дээр пакет үүсгэхийг зогсоо
давталт	Дотоод цуваа давталтыг асаана.	% loop_on 0 # 0 холбоос дээр дотоод давталтыг асаана уу
давталт	Дотоод цуваа давталтыг унтраана.	% loop_off 0 # 0 холбоос дээрх дотоод давталтыг унтраа
reg_унших	IP үндсэн бүртгэлийн утгыг буцаана .	% reg_read 0x402 # 402 холбоосын 0 хаягаас IP CSR бүртгэлийг уншина уу
reg_write	бичдэг хаяг дахь IP үндсэн бүртгэл рүү .	% reg_write 0x401 0x1 # 0-р холбоосын 1 хаяг дахь IP CSR scratch бүртгэлд 401x0 гэж бичнэ үү.

а. loop_on гэж бичнэ үү дотоод цуваа буцах горимыг асаах.
б. chkphy_status гэж бичнэ үү PHY-ийн статусыг шалгах. Тогтвортой холбоосын хувьд TXCLK, RXCLK, RX статус нь доор үзүүлсэн ижил утгатай байх ёстой.

в. Бүх_статуудыг арилгах гэж бичнэ үү TX болон RX статистикийн бүртгэлийг цэвэрлэх.
г. start_gen гэж бичнэ үү пакет үүсгэж эхлэх.
д. stop_gen гэж бичнэ үү пакет үүсгэхийг зогсоох.
е. chkmac_stats гэж бичнэ үү TX болон RX статистикийн тоолуурыг унших. Үүнд:
би. Дамжуулсан багцын хүрээ нь хүлээн авсан багцын хүрээтэй таарч байна.
ii. Ямар ч алдааны хүрээ хүлээн аваагүй байна.
g. loop_off гэж бичнэ үү дотоод цуваа давталтыг унтраах.
Зураг 7. Sample Туршилтын гаралт—TX ба RX статистикийн тоолуур

F-tile 25G Ethernet FPGA IP Design Ex-д зориулсан баримт бичгийн засварын түүхample хэрэглэгчийн гарын авлага

Баримт бичгийн хувилбар	Intel Quartus Prime хувилбар	IP хувилбар	Өөрчлөлтүүд
2022.10.14	22.3	1.0.0	Анхны хувилбар.

Intel корпораци. Бүх эрх хуулиар хамгаалагдсан. Intel, Intel лого болон бусад Intel тэмдэг нь Intel корпораци эсвэл түүний охин компаниудын худалдааны тэмдэг юм. Intel нь өөрийн FPGA болон хагас дамжуулагч бүтээгдэхүүнүүдээ Intel-ийн стандарт баталгааны дагуу одоогийн техникийн үзүүлэлтүүдэд нийцүүлэн ажиллуулах баталгаа өгдөг ч аливаа бүтээгдэхүүн, үйлчилгээнд ямар ч үед мэдэгдэлгүйгээр өөрчлөлт оруулах эрхтэй. Intel нь бичгээр тохиролцсоноос бусад тохиолдолд энд дурдсан аливаа мэдээлэл, бүтээгдэхүүн, үйлчилгээг ашиглах, ашиглахаас үүдэн гарах хариуцлага, хариуцлага хүлээхгүй. Intel-ийн хэрэглэгчид нийтлэгдсэн мэдээлэлд найдах, бүтээгдэхүүн, үйлчилгээний захиалга өгөхөөс өмнө төхөөрөмжийн техникийн үзүүлэлтүүдийн хамгийн сүүлийн хувилбарыг авахыг зөвлөж байна. *Бусад нэр, брэндийг бусдын өмч гэж үзэж болно.
ISO
9001:2015
Бүртгүүлсэн

Онлайн хувилбар
Санал хүсэлт илгээх
ID: 750200
Хувилбар: 2022.10.14

Баримт бичиг / нөөц

intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] Хэрэглэгчийн гарын авлага F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Exampле, 750200

Лавлагаа

• Хэрэглэгчийн гарын авлага