F-Tile JESD204C ഇന്റൽ FPGA IP ഡിസൈൻ എക്സിample

F-Tile JESD204C Intel® FPGA IP ഡിസൈനിനെക്കുറിച്ച് Exampലെ ഉപയോക്തൃ ഗൈഡ്

ഈ ഉപയോക്തൃ ഗൈഡ് സവിശേഷതകൾ, ഉപയോഗ മാർഗ്ഗനിർദ്ദേശങ്ങൾ, മുൻ ഡിസൈനിനെക്കുറിച്ചുള്ള വിശദമായ വിവരണം എന്നിവ നൽകുന്നുampIntel Agilex™ ഉപകരണങ്ങൾ ഉപയോഗിച്ച് F-Tile JESD204C Intel® FPGA IP-ന് വേണ്ടിയുള്ളതാണ്.

ഉദ്ദേശിച്ച പ്രേക്ഷകർ

ഈ പ്രമാണം ഇതിനായി ഉദ്ദേശിച്ചുള്ളതാണ്:

• സിസ്റ്റം ലെവൽ ഡിസൈൻ ആസൂത്രണ ഘട്ടത്തിൽ ഐപി തിരഞ്ഞെടുക്കാൻ ഡിസൈൻ ആർക്കിടെക്റ്റ്
• ഹാർഡ്‌വെയർ ഡിസൈനർമാർ അവരുടെ സിസ്റ്റം ലെവൽ ഡിസൈനിലേക്ക് ഐപി സംയോജിപ്പിക്കുമ്പോൾ
• സിസ്റ്റം ലെവൽ സിമുലേഷനിലും ഹാർഡ്‌വെയർ മൂല്യനിർണ്ണയ ഘട്ടത്തിലും മൂല്യനിർണ്ണയ എഞ്ചിനീയർമാർ

ബന്ധപ്പെട്ട രേഖകൾ
F-Tile JESD204C Intel FPGA IP-യുമായി ബന്ധപ്പെട്ട മറ്റ് റഫറൻസ് ഡോക്യുമെന്റുകൾ ഇനിപ്പറയുന്ന പട്ടിക പട്ടികപ്പെടുത്തുന്നു.

പട്ടിക 1. അനുബന്ധ രേഖകൾ

റഫറൻസ്	വിവരണം
F-Tile JESD204C ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ്	F-Tile JESD204C Intel FPGA IP-യെക്കുറിച്ചുള്ള വിവരങ്ങൾ നൽകുന്നു.
F-Tile JESD204C ഇന്റൽ FPGA IP റിലീസ് കുറിപ്പുകൾ	ഒരു പ്രത്യേക റിലീസിൽ F-Tile JESD204C F-Tile JESD204C-ന് വേണ്ടി വരുത്തിയ മാറ്റങ്ങൾ ലിസ്റ്റുചെയ്യുന്നു.
Intel Agilex ഉപകരണ ഡാറ്റ ഷീറ്റ്	Intel Agilex ഉപകരണങ്ങളുടെ ഇലക്ട്രിക്കൽ സവിശേഷതകൾ, സ്വിച്ചിംഗ് സവിശേഷതകൾ, കോൺഫിഗറേഷൻ സവിശേഷതകൾ, സമയം എന്നിവ ഈ പ്രമാണം വിവരിക്കുന്നു.

ചുരുക്കെഴുത്തും പദാവലിയും

പട്ടിക 2. ചുരുക്കപ്പട്ടിക

ചുരുക്കെഴുത്ത്	വിപുലീകരണം
എൽഇഎംസി	ലോക്കൽ എക്സ്റ്റെൻഡഡ് മൾട്ടിബ്ലോക്ക് ക്ലോക്ക്
FC	ഫ്രെയിം ക്ലോക്ക് നിരക്ക്
എ.ഡി.സി	അനലോഗ് ടു ഡിജിറ്റൽ കൺവെർട്ടർ
ഡിഎസി	ഡിജിറ്റൽ ടു അനലോഗ് കൺവെർട്ടർ
ഡി.എസ്.പി	ഡിജിറ്റൽ സിഗ്നൽ പ്രോസസർ
TX	ട്രാൻസ്മിറ്റർ
RX	റിസീവർ

ചുരുക്കെഴുത്ത്	വിപുലീകരണം
DLL	ഡാറ്റ ലിങ്ക് ലെയർ
സിഎസ്ആർ	നിയന്ത്രണവും സ്റ്റാറ്റസ് രജിസ്റ്ററും
CRU	ക്ലോക്ക് ആൻഡ് റീസെറ്റ് യൂണിറ്റ്
ഐ.എസ്.ആർ.	സേവന പതിവ് തടസ്സപ്പെടുത്തുക
FIFO	ആദ്യം വന്നയാൾ ആദ്യം പോയത്
സെർഡീസ്	സീരിയലൈസർ ഡിസീരിയലൈസർ
ഇ.സി.സി	കോഡ് തിരുത്തുന്നതിൽ പിശക്
FEC	മുന്നോട്ട് പിശക് തിരുത്തൽ
എസ്.ഇ.ആർ.ആർ.	ഒറ്റ പിശക് കണ്ടെത്തൽ (ഇസിസിയിൽ, തിരുത്താവുന്നത്)
DERR	ഇരട്ട പിശക് കണ്ടെത്തൽ (ഇസിസിയിൽ, മാരകമായത്)
പി.ആർ.ബി.എസ്	സ്യൂഡോറാൻഡം ബൈനറി സീക്വൻസ്
MAC	മീഡിയ ആക്സസ് കൺട്രോളർ. MAC പ്രോട്ടോക്കോൾ സബ്ലെയർ, ട്രാൻസ്പോർട്ട് ലെയർ, ഡാറ്റ ലിങ്ക് ലെയർ എന്നിവ ഉൾപ്പെടുന്നു.
PHY	ഫിസിക്കൽ ലെയർ. PHY യിൽ സാധാരണയായി ഫിസിക്കൽ ലെയർ, SERDES, ഡ്രൈവറുകൾ, റിസീവറുകൾ, CDR എന്നിവ ഉൾപ്പെടുന്നു.
പി.സി.എസ്	ഫിസിക്കൽ കോഡിംഗ് സബ്-ലെയർ
പി.എം.എ	ഫിസിക്കൽ മീഡിയം അറ്റാച്ച്‌മെന്റ്
RBD	RX ബഫർ കാലതാമസം
UI	യൂണിറ്റ് ഇടവേള = സീരിയൽ ബിറ്റിന്റെ ദൈർഘ്യം
RBD എണ്ണം	RX ബഫർ കാലതാമസം ഏറ്റവും പുതിയ പാതയുടെ വരവ്
RBD ഓഫ്സെറ്റ്	RX ബഫർ ഡിലേ റിലീസ് അവസരം
SH	തലക്കെട്ട് സമന്വയിപ്പിക്കുക
TL	ഗതാഗത പാളി
EMIB	എംബഡഡ് മൾട്ടി-ഡൈ ഇന്റർകണക്ട് ബ്രിഡ്ജ്

പട്ടിക 3. ഗ്ലോസറി ലിസ്റ്റ്

കാലാവധി	വിവരണം
കൺവെർട്ടർ ഉപകരണം	ADC അല്ലെങ്കിൽ DAC കൺവെർട്ടർ
ലോജിക് ഉപകരണം	FPGA അല്ലെങ്കിൽ ASIC
ഒക്റ്റെറ്റ്	8 ബിറ്റുകളുടെ ഒരു ഗ്രൂപ്പ്, 64/66 എൻകോഡറിലേക്ക് ഇൻപുട്ടും ഡീകോഡറിൽ നിന്നുള്ള ഔട്ട്പുട്ടും നൽകുന്നു
കടിക്കുക	JESD4C സ്പെസിഫിക്കേഷനുകളുടെ അടിസ്ഥാന പ്രവർത്തന യൂണിറ്റായ 204 ബിറ്റുകളുടെ ഒരു കൂട്ടം
തടയുക	66/64 എൻകോഡിംഗ് സ്കീം സൃഷ്ടിച്ച 66-ബിറ്റ് ചിഹ്നം
ലൈൻ നിരക്ക്	സീരിയൽ ലിങ്കിന്റെ ഫലപ്രദമായ ഡാറ്റ നിരക്ക് ലെയ്ൻ ലൈൻ നിരക്ക് = (Mx Sx N'x 66/64 x FC) / L
ലിങ്ക് ക്ലോക്ക്	ലിങ്ക് ക്ലോക്ക് = ലെയ്ൻ ലൈൻ നിരക്ക്/66.
ഫ്രെയിം	ഒരു ഫ്രെയിം അലൈൻമെന്റ് സിഗ്നലിനെ പരാമർശിച്ച് ഓരോ ഒക്ടറ്റിന്റെയും സ്ഥാനം തിരിച്ചറിയാൻ കഴിയുന്ന തുടർച്ചയായ ഒക്ടറ്റുകളുടെ ഒരു കൂട്ടം.
ഫ്രെയിം ക്ലോക്ക്	ഫ്രെയിമിന്റെ നിരക്കിൽ പ്രവർത്തിക്കുന്ന ഒരു സിസ്റ്റം ക്ലോക്ക്, അത് 1x, 2x ലിങ്ക് ക്ലോക്ക് ആയിരിക്കണം.

കാലാവധി	വിവരണം
Sampഓരോ ഫ്രെയിം ക്ലോക്കിലും ലെസ്	Sampഓരോ ഘടികാരത്തിലും ലെസ്, മൊത്തം എസ്ampകൺവെർട്ടർ ഉപകരണത്തിനായുള്ള ഫ്രെയിം ക്ലോക്കിൽ ലെസ്.
എൽഇഎംസി	ലെയ്‌നുകൾക്കിടയിലും ബാഹ്യ റഫറൻസുകളിലും (SYSREF അല്ലെങ്കിൽ സബ്ക്ലാസ് 1) വിപുലീകരിച്ച മൾട്ടിബ്ലോക്കിന്റെ അതിർത്തി വിന്യസിക്കാൻ ആന്തരിക ക്ലോക്ക് ഉപയോഗിക്കുന്നു.
ഉപവിഭാഗം 0	ഡിറ്റർമിനിസ്റ്റിക് ലാറ്റൻസിക്ക് പിന്തുണയില്ല. റിസീവറിലെ ഡെസ്‌കുവിലേക്ക് ലെയ്‌നിൽ നിന്ന് ഡാറ്റ ഉടൻ റിലീസ് ചെയ്യണം.
ഉപവിഭാഗം 1	SYSREF ഉപയോഗിച്ചുള്ള ഡിറ്റർമിനിസ്റ്റിക് ലേറ്റൻസി.
മൾട്ടിപോയിന്റ് ലിങ്ക്	രണ്ടോ അതിലധികമോ കൺവെർട്ടർ ഉപകരണങ്ങളുള്ള ഇന്റർ-ഡിവൈസ് ലിങ്കുകൾ.
64 ബി / 66 ബി എൻകോഡിംഗ്	ഒരു ബ്ലോക്ക് രൂപപ്പെടുത്തുന്നതിന് 64-ബിറ്റ് ഡാറ്റയെ 66 ബിറ്റുകളിലേക്ക് മാപ്പ് ചെയ്യുന്ന ലൈൻ കോഡ്. 2-ബിറ്റ് സമന്വയ തലക്കെട്ടിൽ ആരംഭിക്കുന്ന ഒരു ബ്ലോക്കാണ് അടിസ്ഥാന ലെവൽ ഡാറ്റാ ഘടന.

പട്ടിക 4. ചിഹ്നങ്ങൾ

കാലാവധി	വിവരണം
L	കൺവെർട്ടർ ഉപകരണത്തിലെ പാതകളുടെ എണ്ണം
M	ഓരോ ഉപകരണത്തിനും കൺവെർട്ടറുകളുടെ എണ്ണം
F	ഒരൊറ്റ പാതയിലെ ഒരു ഫ്രെയിമിലെ ഒക്ടറ്റുകളുടെ എണ്ണം
S	കളുടെ എണ്ണംampഓരോ ഫ്രെയിം സൈക്കിളിലും ഒരൊറ്റ കൺവെർട്ടറിന് les ട്രാൻസ്മിറ്റ് ചെയ്യപ്പെടുന്നു
N	കൺവെർട്ടർ റെസലൂഷൻ
N'	ഓരോ സെക്കിലും മൊത്തം ബിറ്റുകളുടെ എണ്ണംampഉപയോക്തൃ ഡാറ്റ ഫോർമാറ്റിൽ le
CS	ഓരോ പരിവർത്തനത്തിനും നിയന്ത്രണ ബിറ്റുകളുടെ എണ്ണംample
CF	ഓരോ ലിങ്കിനും ഫ്രെയിം ക്ലോക്ക് കാലയളവിലെ നിയന്ത്രണ പദങ്ങളുടെ എണ്ണം
HD	ഉയർന്ന സാന്ദ്രതയുള്ള ഉപയോക്തൃ ഡാറ്റ ഫോർമാറ്റ്
E	ഒരു വിപുലീകൃത മൾട്ടിബ്ലോക്കിലെ മൾട്ടിബ്ലോക്കിന്റെ എണ്ണം

F-Tile JESD204C ഇന്റൽ FPGA IP ഡിസൈൻ എക്സിample ദ്രുത ആരംഭ ഗൈഡ്

F-Tile JESD204C ഇന്റൽ FPGA IP ഡിസൈൻ എക്സിampIntel Agilex ഉപകരണങ്ങൾക്കുള്ള les ഒരു സിമുലേറ്റിംഗ് ടെസ്റ്റ്ബെഞ്ചും കംപൈലേഷനും ഹാർഡ്‌വെയർ ടെസ്റ്റിംഗും പിന്തുണയ്ക്കുന്ന ഒരു ഹാർഡ്‌വെയർ ഡിസൈനും ഉൾക്കൊള്ളുന്നു.
നിങ്ങൾക്ക് F-ടൈൽ JESD204C ഡിസൈൻ സൃഷ്ടിക്കാൻ കഴിയുംampIntel Quartus® Prime Pro Edition സോഫ്‌റ്റ്‌വെയറിലെ IP കാറ്റലോഗിലൂടെ les.

ചിത്രം 1. വികസനം എസ്tagഡിസൈൻ എക്സ്ample

ഡിസൈൻ എക്സിampലെ ബ്ലോക്ക് ഡയഗ്രം

ചിത്രം 2. എഫ്-ടൈൽ JESD204C ഡിസൈൻ എക്സ്ample ഹൈ-ലെവൽ ബ്ലോക്ക് ഡയഗ്രം

ഡിസൈൻ മുൻample ഇനിപ്പറയുന്ന മൊഡ്യൂളുകൾ ഉൾക്കൊള്ളുന്നു:

• പ്ലാറ്റ്ഫോം ഡിസൈനർ സിസ്റ്റം
  • F-Tile JESD204C ഇന്റൽ FPGA IP
  • JTAG അവലോൺ മാസ്റ്റർ പാലത്തിലേക്ക്
  • സമാന്തര I/O (PIO) കൺട്രോളർ
  • സീരിയൽ പോർട്ട് ഇന്റർഫേസ് (SPI)—മാസ്റ്റർ മൊഡ്യൂൾ— IOPLL
  • SYSREF ജനറേറ്റർ
  • Exampലെ ഡിസൈൻ (ഇഡി) കൺട്രോൾ സിഎസ്ആർ
  • സീക്വൻസറുകൾ പുനഃസജ്ജമാക്കുക
• സിസ്റ്റം PLL
• പാറ്റേൺ ജനറേറ്റർ
• പാറ്റേൺ ചെക്കർ

പട്ടിക 5. ഡിസൈൻ എക്സ്ample മൊഡ്യൂളുകൾ

ഘടകങ്ങൾ	വിവരണം
പ്ലാറ്റ്ഫോം ഡിസൈനർ സിസ്റ്റം	പ്ലാറ്റ്‌ഫോം ഡിസൈനർ സിസ്റ്റം F-Tile JESD204C IP ഡാറ്റാ പാത്തും പിന്തുണയ്ക്കുന്ന പെരിഫറലുകളും ഇൻസ്റ്റന്റ് ചെയ്യുന്നു.
F-Tile JESD204C ഇന്റൽ FPGA IP	ഈ പ്ലാറ്റ്‌ഫോം ഡിസൈനർ സബ്സിസ്റ്റത്തിൽ ഡ്യൂപ്ലെക്‌സ് PHY-യ്‌ക്കൊപ്പം ഉടനടിയുള്ള TX, RX F-Tile JESD204C IP-കൾ അടങ്ങിയിരിക്കുന്നു.
JTAG അവലോൺ മാസ്റ്റർ പാലത്തിലേക്ക്	ഈ ബ്രിഡ്ജ് J മുഖേന ഡിസൈനിലുള്ള മെമ്മറി-മാപ്പ് ചെയ്ത IP-യിലേക്ക് സിസ്റ്റം കൺസോൾ ഹോസ്റ്റ് ആക്‌സസ് നൽകുന്നുTAG ഇൻ്റർഫേസ്.
സമാന്തര I/O (PIO) കൺട്രോളർ	ഈ കൺട്രോളർ ഒരു മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസ് നൽകുന്നുampപൊതു ആവശ്യത്തിനുള്ള I/O പോർട്ടുകൾ ലിംഗും ഡ്രൈവിംഗും.
എസ്പിഐ മാസ്റ്റർ	കൺവെർട്ടർ അറ്റത്തുള്ള എസ്പിഐ ഇന്റർഫേസിലേക്കുള്ള കോൺഫിഗറേഷൻ ഡാറ്റയുടെ സീരിയൽ ട്രാൻസ്ഫർ ഈ മൊഡ്യൂൾ കൈകാര്യം ചെയ്യുന്നു.
SYSREF ജനറേറ്റർ	SYSREF ജനറേറ്റർ ലിങ്ക് ക്ലോക്ക് ഒരു റഫറൻസ് ക്ലോക്ക് ആയി ഉപയോഗിക്കുകയും F-Tile JESD204C IP-ക്കായി SYSREF പൾസുകൾ സൃഷ്ടിക്കുകയും ചെയ്യുന്നു. കുറിപ്പ്: ഈ ഡിസൈൻ മുൻampഡ്യൂപ്ലെക്സ് എഫ്-ടൈൽ JESD204C IP ലിങ്ക് ഇനീഷ്യലൈസേഷൻ പ്രദർശിപ്പിക്കുന്നതിന് le SYSREF ജനറേറ്റർ ഉപയോഗിക്കുന്നു. F-Tile JESD204C സബ്ക്ലാസ് 1 സിസ്റ്റം ലെവൽ ആപ്ലിക്കേഷനിൽ, ഉപകരണ ക്ലോക്കിന്റെ അതേ ഉറവിടത്തിൽ നിന്ന് നിങ്ങൾ SYSREF സൃഷ്ടിക്കണം.
ഐഒപിഎൽഎൽ	ഈ ഡിസൈൻ മുൻampF-Tile JESD204C IP-ലേക്ക് ഡാറ്റ കൈമാറുന്നതിനായി ഒരു ഉപയോക്തൃ ക്ലോക്ക് സൃഷ്ടിക്കാൻ le ഒരു IOPLL ഉപയോഗിക്കുന്നു.
ED കൺട്രോൾ CSR	ഈ മൊഡ്യൂൾ SYSREF കണ്ടെത്തൽ നിയന്ത്രണവും സ്റ്റാറ്റസും, ടെസ്റ്റ് പാറ്റേൺ നിയന്ത്രണവും സ്റ്റാറ്റസും നൽകുന്നു.
സീക്വൻസറുകൾ പുനഃസജ്ജമാക്കുക	ഈ ഡിസൈൻ മുൻample-ൽ 2 റീസെറ്റ് സീക്വൻസറുകൾ അടങ്ങിയിരിക്കുന്നു: സീക്വൻസ് റീസെറ്റ് 0—TX/RX Avalon® സ്ട്രീമിംഗ് ഡൊമെയ്‌ൻ, Avalon മെമ്മറി-മാപ്പ് ചെയ്‌ത ഡൊമെയ്‌ൻ, കോർ PLL, TX PHY, TX കോർ, SYSREF ജനറേറ്റർ എന്നിവയിലേക്കുള്ള റീസെറ്റ് കൈകാര്യം ചെയ്യുന്നു. സീക്വൻസ് 1 പുനഃസജ്ജമാക്കുക—RX PHY, RX കോർ എന്നിവയിലേക്കുള്ള റീസെറ്റ് കൈകാര്യം ചെയ്യുന്നു.
സിസ്റ്റം PLL	എഫ്-ടൈൽ ഹാർഡ് ഐപി, ഇഎംഐബി ക്രോസിംഗിനുള്ള പ്രാഥമിക ക്ലോക്ക് ഉറവിടം.
പാറ്റേൺ ജനറേറ്റർ	പാറ്റേൺ ജനറേറ്റർ ഒരു PRBS അല്ലെങ്കിൽ r സൃഷ്ടിക്കുന്നുamp പാറ്റേൺ.
പാറ്റേൺ ചെക്കർ	പാറ്റേൺ ചെക്കർ PRBS അല്ലെങ്കിൽ r പരിശോധിക്കുന്നുamp പാറ്റേൺ ലഭിച്ചു, ഡാറ്റയുടെ പൊരുത്തക്കേട് കണ്ടെത്തുമ്പോൾ ഒരു പിശക് ഫ്ലാഗ് ചെയ്യുന്നുample.

സോഫ്റ്റ്വെയർ ആവശ്യകതകൾ

ഡിസൈൻ എക്സ് ടെസ്റ്റ് ചെയ്യാൻ ഇന്റൽ ഇനിപ്പറയുന്ന സോഫ്റ്റ്‌വെയർ ഉപയോഗിക്കുന്നുampഒരു ലിനക്സ് സിസ്റ്റത്തിലെ ലെസ്:

• ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്റ്റ്‌വെയർ
• Questa*/ModelSim* അല്ലെങ്കിൽ VCS*/VCS MX സിമുലേറ്റർ

ഡിസൈൻ സൃഷ്ടിക്കുന്നു

ഡിസൈൻ സൃഷ്‌ടിക്കാൻ മുൻampIP പാരാമീറ്റർ എഡിറ്ററിൽ നിന്ന് le:

1. Intel Agilex F-tile ഉപകരണ കുടുംബത്തെ ലക്ഷ്യമാക്കി ഒരു പ്രോജക്റ്റ് സൃഷ്‌ടിച്ച് ആവശ്യമുള്ള ഉപകരണം തിരഞ്ഞെടുക്കുക.
2. IP കാറ്റലോഗിൽ, ടൂളുകൾ ➤ IP കാറ്റലോഗിൽ, F-Tile JESD204C Intel FPGA IP തിരഞ്ഞെടുക്കുക.
3. നിങ്ങളുടെ ഇഷ്‌ടാനുസൃത IP വ്യതിയാനത്തിനായുള്ള ഒരു ഉയർന്ന തലത്തിലുള്ള പേരും ഫോൾഡറും വ്യക്തമാക്കുക. ശരി ക്ലിക്ക് ചെയ്യുക. പരാമീറ്റർ എഡിറ്റർ ഉയർന്ന തലത്തിലുള്ള .ip ചേർക്കുന്നു file നിലവിലെ പ്രോജക്‌റ്റിലേക്ക് സ്വയമേവ. .ip സ്വമേധയാ ചേർക്കാൻ നിങ്ങളോട് ആവശ്യപ്പെടുകയാണെങ്കിൽ file പ്രോജക്റ്റിലേക്ക്, Project ➤ Add/ Remove ക്ലിക്ക് ചെയ്യുക Fileചേർക്കുന്നതിനുള്ള പ്രോജക്റ്റിൽ എസ് file.
4. എക്സിക്ക് കീഴിൽampലെ ഡിസൈൻ ടാബ്, ഡിസൈൻ വ്യക്തമാക്കുകampഡിസൈൻ എക്‌സിൽ വിവരിച്ചിരിക്കുന്ന le പരാമീറ്ററുകൾampലെ പാരാമീറ്ററുകൾ.
5. Ex Generate ക്ലിക്ക് ചെയ്യുകampലെ ഡിസൈൻ.

സോഫ്റ്റ്വെയർ എല്ലാ ഡിസൈനുകളും സൃഷ്ടിക്കുന്നു fileസബ് ഡയറക്ടറികളിൽ എസ്. ഇവ fileസിമുലേഷനും സമാഹാരവും പ്രവർത്തിപ്പിക്കുന്നതിന് s ആവശ്യമാണ്.

ഡിസൈൻ എക്സിampലെ പാരാമീറ്ററുകൾ
F-Tile JESD204C Intel FPGA IP പാരാമീറ്റർ എഡിറ്ററിൽ Exampഡിസൈൻ സൃഷ്ടിക്കുന്നതിന് മുമ്പ് ചില പാരാമീറ്ററുകൾ വ്യക്തമാക്കുന്നതിന് നിങ്ങൾക്കായി ഡിസൈൻ ടാബ് എക്സിample.

പട്ടിക 6. Ex ലെ പാരാമീറ്ററുകൾampലെ ഡിസൈൻ ടാബ്

പരാമീറ്റർ	ഓപ്ഷനുകൾ	വിവരണം
ഡിസൈൻ തിരഞ്ഞെടുക്കുക	സിസ്റ്റം കൺസോൾ നിയന്ത്രണം ഒന്നുമില്ല	മുൻ ഡിസൈൻ ആക്സസ് ചെയ്യുന്നതിന് സിസ്റ്റം കൺസോൾ നിയന്ത്രണം തിരഞ്ഞെടുക്കുകampസിസ്റ്റം കൺസോളിലൂടെയുള്ള ഡാറ്റ പാത്ത്.
സിമുലേഷൻ	ഓൺ, ഓഫ്	ആവശ്യമായത് ജനറേറ്റ് ചെയ്യുന്നതിന് ഐപി ഓണാക്കുക fileഡിസൈൻ അനുകരിക്കുന്നതിനുള്ള sample.
സിന്തസിസ്	ഓൺ, ഓഫ്	ആവശ്യമായത് ജനറേറ്റ് ചെയ്യുന്നതിന് ഐപി ഓണാക്കുക fileഇന്റൽ ക്വാർട്ടസ് പ്രൈം കംപൈലേഷനും ഹാർഡ്‌വെയർ പ്രദർശനത്തിനും വേണ്ടിയുള്ള എസ്.
HDL ഫോർമാറ്റ് (സിമുലേഷനായി)	വെരിലോഗ് വി.ഡി.എച്ച്.എൽ	RTL-ന്റെ HDL ഫോർമാറ്റ് തിരഞ്ഞെടുക്കുക fileസിമുലേഷനായി എസ്.
HDL ഫോർമാറ്റ് (സിന്തസിസിനായി)	വെരിലോഗ് മാത്രം	RTL-ന്റെ HDL ഫോർമാറ്റ് തിരഞ്ഞെടുക്കുക fileസിന്തസിസ് വേണ്ടി എസ്.

പരാമീറ്റർ	ഓപ്ഷനുകൾ	വിവരണം
3- വയർ SPI മൊഡ്യൂൾ സൃഷ്ടിക്കുക	ഓൺ, ഓഫ്	3-വയറിനു പകരം 4-വയർ SPI ഇന്റർഫേസ് പ്രവർത്തനക്ഷമമാക്കാൻ ഓണാക്കുക.
Sysref മോഡ്	ഒരു വെടി ആനുകാലികം വിടവുള്ള ആനുകാലികം	നിങ്ങളുടെ ഡിസൈൻ ആവശ്യകതകളും സമയ വഴക്കവും അടിസ്ഥാനമാക്കി, SYSREF വിന്യാസം ഒരു ഒറ്റ-ഷോട്ട് പൾസ് മോഡാണോ, ആനുകാലികമാണോ അല്ലെങ്കിൽ വിടവുള്ള ആനുകാലികമാണോ എന്ന് തിരഞ്ഞെടുക്കുക. വൺ-ഷോട്ട്-SYSREF ഒരു ഒറ്റ-ഷോട്ട് പൾസ് മോഡ് ആക്കുന്നതിന് ഈ ഓപ്‌ഷൻ തിരഞ്ഞെടുക്കുക. sysref_ctrl[17] രജിസ്റ്റർ ബിറ്റിന്റെ മൂല്യം 0 ആണ്. F-Tile JESD204C IP റീസെറ്റ് ഡീസേർട്ടുകൾക്ക് ശേഷം, ഒറ്റത്തവണ SYSREF പൾസിനായി sysref_ctrl[17] രജിസ്റ്ററിന്റെ മൂല്യം 0-ൽ നിന്ന് 1 ആയും പിന്നീട് 0 ആയും മാറ്റുക. ആനുകാലികം—ആവർത്തന മോഡിൽ SYSREF ന് 50:50 ഡ്യൂട്ടി സൈക്കിൾ ഉണ്ട്. SYSREF കാലയളവ് E*SYSREF_MULP ആണ്. ഗ്യാപ്പ്ഡ് ആനുകാലികം-SYSREF-ന് 1 ലിങ്ക് ക്ലോക്ക് സൈക്കിളിന്റെ ഗ്രാനുലാരിറ്റിയുടെ പ്രോഗ്രാമബിൾ ഡ്യൂട്ടി സൈക്കിൾ ഉണ്ട്. SYSREF കാലയളവ് E*SYSREF_MULP ആണ്. പരിധിക്ക് പുറത്തുള്ള ഡ്യൂട്ടി സൈക്കിൾ ക്രമീകരണത്തിന്, SYSREF ജനറേഷൻ ബ്ലോക്ക് സ്വയമേവ 50:50 ഡ്യൂട്ടി സൈക്കിൾ അനുമാനിക്കണം. റഫർ ചെയ്യുക എസ്.വൈ.എസ്.ആർ.ഇ.എഫ് ജനറേറ്റർ SYSREF നെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക് വിഭാഗം കാലഘട്ടം.
ബോർഡ് തിരഞ്ഞെടുക്കുക	ഒന്നുമില്ല	മുൻ ഡിസൈനിനായി ബോർഡ് തിരഞ്ഞെടുക്കുകample. ഒന്നുമില്ല - ഈ ഓപ്‌ഷൻ മുൻ ഡിസൈനിന്റെ ഹാർഡ്‌വെയർ വശങ്ങൾ ഒഴിവാക്കുന്നുample. എല്ലാ പിൻ അസൈൻമെന്റുകളും വെർച്വൽ പിന്നുകളിലേക്ക് സജ്ജീകരിക്കും.
ടെസ്റ്റ് പാറ്റേൺ	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	പാറ്റേൺ ജനറേറ്ററും ചെക്കർ ടെസ്റ്റ് പാറ്റേണും തിരഞ്ഞെടുക്കുക. പാറ്റേൺ ജനറേറ്റർ-JESD204C പിന്തുണ PRBS പാറ്റേൺ ജനറേറ്റർ ഓരോ ഡാറ്റയ്ക്കുംample. ഡാറ്റയുടെ വീതി N+CS ഓപ്ഷനാണെന്നാണ് ഇതിനർത്ഥം. PRBS പാറ്റേൺ ജനറേറ്ററും ചെക്കറും ഡാറ്റ സൃഷ്ടിക്കുന്നതിന് ഉപയോഗപ്രദമാണ്ampപരിശോധനയ്‌ക്കുള്ള ഉത്തേജനം, ഇത് ADC/DAC കൺവെർട്ടറിലെ PRBS ടെസ്റ്റ് മോഡുമായി പൊരുത്തപ്പെടുന്നില്ല. Ramp പാറ്റേൺ ജനറേറ്റർ-JESD204C ലിങ്ക് ലെയർ സാധാരണയായി പ്രവർത്തിക്കുന്നു, എന്നാൽ പിന്നീട് ഗതാഗതം പ്രവർത്തനരഹിതമാക്കുകയും ഫോർമാറ്ററിൽ നിന്നുള്ള ഇൻപുട്ട് അവഗണിക്കപ്പെടുകയും ചെയ്യുന്നു. ഓരോ പാതയും 0x00 മുതൽ 0xFF വരെ വർദ്ധിക്കുകയും തുടർന്ന് ആവർത്തിക്കുകയും ചെയ്യുന്ന ഒരേ ഒക്ടറ്റ് സ്ട്രീം കൈമാറുന്നു. ആർamp prbs_test_ctl വഴി പാറ്റേൺ ടെസ്റ്റ് പ്രവർത്തനക്ഷമമാക്കുന്നു. PRBS പാറ്റേൺ ചെക്കർ-JESD204C PRBS സ്‌ക്രാംബ്ലർ സ്വയം സമന്വയിപ്പിക്കുന്നു, IP കോറിന് ലിങ്ക് അപ്പ് ഡീകോഡ് ചെയ്യാൻ കഴിയുമ്പോൾ, സ്‌ക്രാംബ്ലിംഗ് സീഡ് ഇതിനകം സമന്വയിപ്പിച്ചിട്ടുണ്ടെന്ന് പ്രതീക്ഷിക്കുന്നു. PRBS സ്‌ക്രാംബ്ലിംഗ് സീഡ് സ്വയം ആരംഭിക്കുന്നതിന് 8 ഒക്‌റ്ററ്റുകൾ എടുക്കും. Ramp പാറ്റേൺ ചെക്കർ-JESD204C സ്‌ക്രാംബ്ലിംഗ് സ്വയം സമന്വയിപ്പിക്കുന്നു, IP കോറിന് ലിങ്ക് അപ്പ് ഡീകോഡ് ചെയ്യാൻ കഴിയുമ്പോൾ, സ്‌ക്രാംബ്ലിംഗ് സീഡ് ഇതിനകം സമന്വയിപ്പിച്ചിട്ടുണ്ടെന്ന് പ്രതീക്ഷിക്കുന്നു. ആദ്യത്തെ സാധുവായ ഒക്ടറ്റ് r ആയി ലോഡുചെയ്‌തുamp പ്രാരംഭ മൂല്യം. തുടർന്നുള്ള ഡാറ്റ 0xFF വരെ വർദ്ധിപ്പിക്കുകയും 0x00 വരെ റോൾ ഓവർ ചെയ്യുകയും വേണം. ആർamp പാറ്റേൺ ചെക്കർ എല്ലാ പാതകളിലും ഒരേ പാറ്റേൺ പരിശോധിക്കണം.
ആന്തരിക സീരിയൽ ലൂപ്പ്ബാക്ക് പ്രവർത്തനക്ഷമമാക്കുക	ഓൺ, ഓഫ്	ആന്തരിക സീരിയൽ ലൂപ്പ്ബാക്ക് തിരഞ്ഞെടുക്കുക.
കമാൻഡ് ചാനൽ പ്രവർത്തനക്ഷമമാക്കുക	ഓൺ, ഓഫ്	കമാൻഡ് ചാനൽ പാറ്റേൺ തിരഞ്ഞെടുക്കുക.

ഡയറക്ടറി ഘടന
F-Tile JESD204C ഡിസൈൻ എക്സിample ഡയറക്‌ടറികളിൽ ജനറേറ്റഡ് അടങ്ങിയിരിക്കുന്നു fileരൂപകൽപ്പനയ്ക്ക് വേണ്ടി sampലെസ്.

ചിത്രം 3. F-Tile JESD204C-നുള്ള ഡയറക്ടറി ഘടന ഇന്റൽ അജിലെക്സ് ഡിസൈൻ എക്സ്ample

പട്ടിക 7. ഡയറക്ടറി Files

ഫോൾഡറുകൾ	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
അനുകരണം/ഉപദേശകൻ	modelsim_sim.tcl tb_top_waveform.do
സിമുലേഷൻ/സിനോപ്സിസ്	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

ഡിസൈൻ എക്സിമുലേറ്റിംഗ്ampലെ ടെസ്റ്റ്ബെഞ്ച്

ഡിസൈൻ മുൻample testbench നിങ്ങൾ സൃഷ്ടിച്ച ഡിസൈൻ അനുകരിക്കുന്നു.

ചിത്രം 4. നടപടിക്രമം

ഡിസൈൻ അനുകരിക്കുന്നതിന്, ഇനിപ്പറയുന്ന ഘട്ടങ്ങൾ ചെയ്യുക:

1. പ്രവർത്തന ഡയറക്‌ടറി ഇതിലേക്ക് മാറ്റുകample_design_directory>/simulation/ .
2. കമാൻഡ് ലൈനിൽ, സിമുലേഷൻ സ്ക്രിപ്റ്റ് പ്രവർത്തിപ്പിക്കുക. പിന്തുണയ്ക്കുന്ന സിമുലേറ്ററുകൾ പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള കമാൻഡുകൾ ചുവടെയുള്ള പട്ടിക കാണിക്കുന്നു.

സിമുലേറ്റർ	കമാൻഡ്
ക്വസ്റ്റ/മോഡൽസിം	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUI ഇല്ലാതെ)
വി.സി.എസ്	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

റൺ വിജയകരമാണോ അല്ലയോ എന്ന് സൂചിപ്പിക്കുന്ന സന്ദേശങ്ങളോടെയാണ് സിമുലേഷൻ അവസാനിക്കുന്നത്.

ചിത്രം 5. വിജയകരമായ സിമുലേഷൻ
VCS സിമുലേറ്ററിനായുള്ള വിജയകരമായ സിമുലേഷൻ സന്ദേശം ഈ ചിത്രം കാണിക്കുന്നു.

ഡിസൈൻ കംപൈൽ ചെയ്യുന്നു Example

സമാഹാരം-മാത്രം സമാഹരിക്കാൻ മുൻample പ്രോജക്റ്റ്, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:

1. സമാഹാര രൂപകൽപന ഉറപ്പാക്കുക exampലെ ജനറേഷൻ പൂർത്തിയായി.
2. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയറിൽ, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ പ്രോജക്‌റ്റ് തുറക്കുകample_ design_ directory>/ed/quartus.
3. പ്രോസസ്സിംഗ് മെനുവിൽ, സമാഹാരം ആരംഭിക്കുക ക്ലിക്കുചെയ്യുക.

എഫ്-ടൈൽ JESD204C ഡിസൈൻ എക്സ്-നുള്ള വിശദമായ വിവരണംample

F-Tile JESD204C ഡിസൈൻ എക്സിampലൂപ്പ്ബാക്ക് മോഡ് ഉപയോഗിച്ച് ഡാറ്റ സ്ട്രീമിംഗിന്റെ പ്രവർത്തനക്ഷമത le പ്രകടമാക്കുന്നു.
നിങ്ങൾക്ക് ഇഷ്ടമുള്ള പാരാമീറ്ററുകൾ ക്രമീകരണങ്ങൾ വ്യക്തമാക്കാനും മുൻ ഡിസൈൻ സൃഷ്ടിക്കാനും കഴിയുംample.
ഡിസൈൻ മുൻampബേസ്, PHY വേരിയന്റുകൾക്ക് ഡ്യൂപ്ലെക്സ് മോഡിൽ മാത്രമേ le ലഭ്യമാകൂ. നിങ്ങൾക്ക് അടിസ്ഥാനം മാത്രം അല്ലെങ്കിൽ PHY മാത്രം വേരിയൻറ് തിരഞ്ഞെടുക്കാം, എന്നാൽ IP മുൻ ഡിസൈൻ സൃഷ്ടിക്കുംampഅടിസ്ഥാനത്തിനും PHY നും വേണ്ടി le.

കുറിപ്പ്:  ചില ഉയർന്ന ഡാറ്റാ നിരക്ക് കോൺഫിഗറേഷനുകൾ സമയക്രമത്തിൽ പരാജയപ്പെട്ടേക്കാം. സമയ പരാജയം ഒഴിവാക്കാൻ, F-Tile JESD204C Intel FPGA IP പാരാമീറ്റർ എഡിറ്ററിന്റെ കോൺഫിഗറേഷൻ ടാബിൽ ലോവർ ഫ്രെയിം ക്ലോക്ക് ഫ്രീക്വൻസി മൾട്ടിപ്ലയർ (FCLK_MULP) മൂല്യം വ്യക്തമാക്കുന്നത് പരിഗണിക്കുക.

സിസ്റ്റം ഘടകങ്ങൾ

F-Tile JESD204C ഡിസൈൻ എക്സിampസിസ്റ്റം കൺസോൾ പിന്തുണയോടെയോ അല്ലാതെയോ ഹാർഡ് കൺട്രോൾ യൂണിറ്റ് ഉപയോഗിക്കുന്ന ഒരു സോഫ്റ്റ്‌വെയർ അധിഷ്ഠിത നിയന്ത്രണ ഫ്ലോ le നൽകുന്നു.

ഡിസൈൻ മുൻample ആന്തരികവും ബാഹ്യവുമായ ലൂപ്പ്ബാക്ക് മോഡുകളിൽ ഒരു ഓട്ടോ ലിങ്ക് അപ് പ്രവർത്തനക്ഷമമാക്കുന്നു.

JTAG അവലോൺ മാസ്റ്റർ ബ്രിഡ്ജിലേക്ക്
ജെTAG മെമ്മറി-മാപ്പ് ചെയ്ത F-Tile JESD204C IP, J മുഖേന പെരിഫറൽ IP നിയന്ത്രണവും സ്റ്റാറ്റസ് രജിസ്റ്ററുകളും ആക്സസ് ചെയ്യുന്നതിനായി അവലോൺ മാസ്റ്റർ ബ്രിഡ്ജ് ഹോസ്റ്റ് സിസ്റ്റം തമ്മിൽ ഒരു കണക്ഷൻ നൽകുന്നു.TAG ഇൻ്റർഫേസ്.

ചിത്രം 6. ജെ ഉള്ള സിസ്റ്റംTAG അവലോൺ മാസ്റ്റർ ബ്രിഡ്ജ് കോറിലേക്ക്

കുറിപ്പ്:  സിസ്‌റ്റം ക്ലോക്ക് J-നേക്കാൾ 2X എങ്കിലും വേഗതയുള്ളതായിരിക്കണംTAG ക്ലോക്ക്. ഈ ഡിസൈനിലെ സിസ്റ്റം ക്ലോക്ക് mgmt_clk (100MHz) ആണ്ample.

സമാന്തര I/O (PIO) കോർ
Avalon ഇന്റർഫേസോടുകൂടിയ സമാന്തര ഇൻപുട്ട്/ഔട്ട്‌പുട്ട് (PIO) കോർ അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്‌ത സ്ലേവ് പോർട്ടിനും പൊതു ഉദ്ദേശ്യ I/O പോർട്ടുകൾക്കുമിടയിൽ മെമ്മറി-മാപ്പ് ചെയ്‌ത ഇന്റർഫേസ് നൽകുന്നു. I/O പോർട്ടുകൾ ഒന്നുകിൽ ഓൺ-ചിപ്പ് ഉപയോക്തൃ ലോജിക്കിലേക്കോ FPGA-യ്ക്ക് പുറത്തുള്ള ഉപകരണങ്ങളിലേക്ക് കണക്റ്റുചെയ്യുന്ന I/O പിൻകളിലേക്കോ ബന്ധിപ്പിക്കുന്നു.

ചിത്രം 7. ഇൻപുട്ട് പോർട്ടുകൾ, ഔട്ട്പുട്ട് പോർട്ടുകൾ, IRQ പിന്തുണ എന്നിവയുള്ള PIO കോർ
സ്ഥിരസ്ഥിതിയായി, പ്ലാറ്റ്ഫോം ഡിസൈനർ ഘടകം ഇന്ററപ്റ്റ് സർവീസ് ലൈൻ (IRQ) പ്രവർത്തനരഹിതമാക്കുന്നു.

PIO I/O പോർട്ടുകൾ ഉയർന്ന തലത്തിലുള്ള HDL-ൽ നൽകിയിരിക്കുന്നു file (ഇൻപുട്ട് പോർട്ടുകൾക്കുള്ള io_ സ്റ്റാറ്റസ്, ഔട്ട്പുട്ട് പോർട്ടുകൾക്കുള്ള io_ നിയന്ത്രണം).

ഡെവലപ്‌മെന്റ് കിറ്റിലെ ഡിഐപി സ്വിച്ചിലേക്കും എൽഇഡിയിലേക്കും ഐ/ഒ പോർട്ടുകളുടെ സ്റ്റാറ്റസിനും കൺട്രോൾ സിഗ്നൽ കണക്റ്റിവിറ്റിയും ചുവടെയുള്ള പട്ടിക വിവരിക്കുന്നു.

പട്ടിക 8. PIO കോർ I/O പോർട്ടുകൾ

തുറമുഖം	ബിറ്റ്	സിഗ്നൽ
ഔട്ട്_പോർട്ട്	0	USER_LED SPI പ്രോഗ്രാമിംഗ് പൂർത്തിയായി
	31:1	സംവരണം
ഇൻ_പോർട്ട്	0	USER_DIP ആന്തരിക സീരിയൽ ലൂപ്പ്ബാക്ക് ഓഫ് = 1 പ്രവർത്തനക്ഷമമാക്കുക ഓൺ = 0
	1	USER_DIP FPGA-ജനറേറ്റ് ചെയ്ത SYSREF ഓഫ് = 1 പ്രവർത്തനക്ഷമമാക്കുക ഓൺ = 0
	31:2	സംവരണം ചെയ്തു.

എസ്പിഐ മാസ്റ്റർ
IP കാറ്റലോഗ് സ്റ്റാൻഡേർഡ് ലൈബ്രറിയിലെ ഒരു സാധാരണ പ്ലാറ്റ്ഫോം ഡിസൈനർ ഘടകമാണ് SPI മാസ്റ്റർ മൊഡ്യൂൾ. ബാഹ്യ കൺവെർട്ടറുകളുടെ കോൺഫിഗറേഷൻ സുഗമമാക്കുന്നതിന് ഈ മൊഡ്യൂൾ SPI പ്രോട്ടോക്കോൾ ഉപയോഗിക്കുന്നു (ഉദാ.ample, ADC, DAC, എക്‌സ്‌റ്റേണൽ ക്ലോക്ക് ജനറേറ്ററുകൾ) ഈ ഉപകരണങ്ങളിലെ ഘടനാപരമായ രജിസ്‌റ്റർ സ്‌പെയ്‌സ് വഴി.

SPI മാസ്റ്ററിന് അവലോൺ മാസ്റ്ററുമായി ബന്ധിപ്പിക്കുന്ന ഒരു അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസ് ഉണ്ട് (ജെTAG അവലോൺ മാസ്റ്റർ ബ്രിഡ്ജിലേക്ക്) അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർകണക്‌ട് വഴി. SPI മാസ്റ്ററിന് അവലോൺ മാസ്റ്ററിൽ നിന്ന് കോൺഫിഗറേഷൻ നിർദ്ദേശങ്ങൾ ലഭിക്കുന്നു.

SPI മാസ്റ്റർ മൊഡ്യൂൾ 32 സ്വതന്ത്ര SPI അടിമകളെ വരെ നിയന്ത്രിക്കുന്നു. SCLK ബോഡ് നിരക്ക് 20 MHz ആയി ക്രമീകരിച്ചിരിക്കുന്നു (5 കൊണ്ട് ഹരിക്കാനാകും).
ഈ മൊഡ്യൂൾ 4-വയർ, 24-ബിറ്റ് വീതിയുള്ള ഇന്റർഫേസിലേക്ക് ക്രമീകരിച്ചിരിക്കുന്നു. ജനറേറ്റ് 3-വയർ എസ്പിഐ മൊഡ്യൂൾ ഓപ്‌ഷൻ തിരഞ്ഞെടുത്തിട്ടുണ്ടെങ്കിൽ, എസ്പിഐ മാസ്റ്ററിന്റെ 4-വയർ ഔട്ട്‌പുട്ട് 3-വയറിലേക്ക് പരിവർത്തനം ചെയ്യുന്നതിന് ഒരു അധിക മൊഡ്യൂൾ തൽക്ഷണം നൽകും.

ഐഒപിഎൽഎൽ
IOPLL, frame_clk, link_clk എന്നിവ ജനറേറ്റുചെയ്യുന്നതിന് ആവശ്യമായ ക്ലോക്ക് സൃഷ്ടിക്കുന്നു. PLL-നുള്ള റഫറൻസ് ക്ലോക്ക് കോൺഫിഗർ ചെയ്യാവുന്നതാണെങ്കിലും ഡാറ്റ നിരക്ക്/ഘടകം 33-ലേക്ക് പരിമിതപ്പെടുത്തിയിരിക്കുന്നു.

• ഡിസൈനിനായി മുൻamp24.33024 Gbps ഡാറ്റാ നിരക്ക് പിന്തുണയ്ക്കുന്ന le, frame_clk, link_clk എന്നിവയുടെ ക്ലോക്ക് നിരക്ക് 368.64 MHz ആണ്.
• ഡിസൈനിനായി മുൻamp32 Gbps ഡാറ്റാ നിരക്ക് പിന്തുണയ്ക്കുന്ന le, frame_clk, link_clk എന്നിവയുടെ ക്ലോക്ക് നിരക്ക് 484.848 MHz ആണ്.

SYSREF ജനറേറ്റർ
F-Tile JESD204C ഇന്റർഫേസുള്ള ഡാറ്റ കൺവെർട്ടറുകൾക്കുള്ള ഒരു നിർണായക സമയ സിഗ്നലാണ് SYSREF.

ഡിസൈനിലെ SYSREF ജനറേറ്റർ മുൻample എന്നത് ഡ്യൂപ്ലെക്സ് JESD204C IP ലിങ്ക് ഇനീഷ്യലൈസേഷൻ ഡെമോൺസ്‌ട്രേഷൻ ആവശ്യത്തിന് മാത്രമാണ് ഉപയോഗിക്കുന്നത്. JESD204C സബ്ക്ലാസ് 1 സിസ്റ്റം ലെവൽ ആപ്ലിക്കേഷനിൽ, ഉപകരണ ക്ലോക്കിന്റെ അതേ ഉറവിടത്തിൽ നിന്ന് നിങ്ങൾ SYSREF സൃഷ്ടിക്കണം.

F-Tile JESD204C IP-ന്, SYSREF കൺട്രോൾ രജിസ്റ്ററിന്റെ SYSREF മൾട്ടിപ്ലയർ (SYSREF_MULP) SYSREF പിരീഡ് നിർവചിക്കുന്നു, ഇത് E പരാമീറ്ററിന്റെ n-integer മൾട്ടിപ്പിൾ ആണ്.

നിങ്ങൾ E*SYSREF_MULP ≤16 ഉറപ്പാക്കണം. ഉദാample, E=1 ആണെങ്കിൽ, SYSREF_MULP-നുള്ള നിയമപരമായ ക്രമീകരണം 1-16-നുള്ളിലും E=3 ആണെങ്കിൽ, SYSREF_MULP-യുടെ നിയമപരമായ ക്രമീകരണം 1-5-നുള്ളിലും ആയിരിക്കണം.

കുറിപ്പ്:  നിങ്ങൾ പരിധിക്ക് പുറത്തുള്ള ഒരു SYSREF_MULP സജ്ജമാക്കുകയാണെങ്കിൽ, SYSREF ജനറേറ്റർ ക്രമീകരണം SYSREF_MULP=1 ആയി ശരിയാക്കും.
SYSREF തരം ഒറ്റത്തവണ പൾസ് വേണോ, ആനുകാലികമാണോ അതോ ഗ്യാപ്പ്ഡ് ആനുകാലികമാണോ എന്ന് Ex വഴി നിങ്ങൾക്ക് തിരഞ്ഞെടുക്കാം.ample ഡിസൈൻ ടാബ് F-Tile JESD204C Intel FPGA IP പാരാമീറ്റർ എഡിറ്ററിൽ.

പട്ടിക 9. Exampആനുകാലികവും വിടവുള്ളതുമായ ആനുകാലിക SYSREF കൗണ്ടറിന്റെ ലെസ്

E	SYSREF_MULP	SYSREF കാലയളവ് (E*SYSREF_MULP* 32)	ഡ്യൂട്ടി സൈക്കിൾ	വിവരണം
1	1	32	1..31 (പ്രോഗ്രാം ചെയ്യാവുന്ന)	ഗ്യാപ്പ്ഡ് ആനുകാലികം
1	1	32	16 (പരിഹരിച്ചത്)	ആനുകാലികം
1	2	64	1..63 (പ്രോഗ്രാം ചെയ്യാവുന്ന)	ഗ്യാപ്പ്ഡ് ആനുകാലികം
1	2	64	32 (പരിഹരിച്ചത്)	ആനുകാലികം
1	16	512	1..511 (പ്രോഗ്രാം ചെയ്യാവുന്ന)	ഗ്യാപ്പ്ഡ് ആനുകാലികം
1	16	512	256 (പരിഹരിച്ചത്)	ആനുകാലികം
2	3	19	1..191 (പ്രോഗ്രാം ചെയ്യാവുന്ന)	ഗ്യാപ്പ്ഡ് ആനുകാലികം
2	3	192	96 (പരിഹരിച്ചത്)	ആനുകാലികം
2	8	512	1..511 (പ്രോഗ്രാം ചെയ്യാവുന്ന)	ഗ്യാപ്പ്ഡ് ആനുകാലികം
2	8	512	256 (പരിഹരിച്ചത്)	ആനുകാലികം
2	9 (നിയമവിരുദ്ധം)	64	32 (പരിഹരിച്ചത്)	ഗ്യാപ്പ്ഡ് ആനുകാലികം
2	9 (നിയമവിരുദ്ധം)	64	32 (പരിഹരിച്ചത്)	ആനുകാലികം

 

പട്ടിക 10. SYSREF നിയന്ത്രണ രജിസ്റ്ററുകൾ
നിങ്ങൾ ഡിസൈൻ എക്സിറ്റ് ഉണ്ടാക്കിയപ്പോൾ വ്യക്തമാക്കിയ ക്രമീകരണത്തിൽ നിന്ന് വ്യത്യസ്തമായ രജിസ്ട്രേഷൻ ക്രമീകരണം ആണെങ്കിൽ നിങ്ങൾക്ക് SYSREF കൺട്രോൾ രജിസ്റ്ററുകൾ ഡൈനാമിക് ആയി പുനഃക്രമീകരിക്കാൻ കഴിയും.ample. F-Tile JESD204C Intel FPGA IP റീസെറ്റ് ആകുന്നതിന് മുമ്പ് SYSREF രജിസ്റ്ററുകൾ കോൺഫിഗർ ചെയ്യുക. ഇതിലൂടെ നിങ്ങൾ ബാഹ്യ SYSREF ജനറേറ്റർ തിരഞ്ഞെടുക്കുകയാണെങ്കിൽ
sysref_ctrl[7] രജിസ്റ്റർ ബിറ്റ്, നിങ്ങൾക്ക് SYSREF തരം, മൾട്ടിപ്ലയർ, ഡ്യൂട്ടി സൈക്കിൾ, ഘട്ടം എന്നിവയ്ക്കുള്ള ക്രമീകരണങ്ങൾ അവഗണിക്കാം.

ബിറ്റുകൾ	ഡിഫോൾട്ട് മൂല്യം	വിവരണം
sysref_ctrl[1:0]	2'b00: ഒറ്റ-ഷോട്ട് 2'b01: ആനുകാലികം 2'b10: വിടവുള്ള ആനുകാലികം	SYSREF തരം. സ്ഥിരസ്ഥിതി മൂല്യം SYSREF മോഡ് ക്രമീകരണത്തെ ആശ്രയിച്ചിരിക്കുന്നു Exampലെ ഡിസൈൻ F-Tile JESD204C Intel FPGA IP പാരാമീറ്റർ എഡിറ്ററിലെ ടാബ്.
sysref_ctrl[6:2]	5'b00001	SYSREF മൾട്ടിപ്ലയർ. ഈ SYSREF_MULP ഫീൽഡ് ആനുകാലികവും ഇടവേളയുള്ളതുമായ SYSREF തരത്തിന് ബാധകമാണ്. എഫ്-ടൈൽ JESD1C IP റീസെറ്റ് ആകുന്നതിന് മുമ്പ് E*SYSREF_MULP മൂല്യം 16 മുതൽ 204 വരെയാണെന്ന് ഉറപ്പാക്കാൻ നിങ്ങൾ മൾട്ടിപ്ലയർ മൂല്യം കോൺഫിഗർ ചെയ്യണം. E*SYSREF_MULP മൂല്യം ഈ പരിധിക്ക് പുറത്താണെങ്കിൽ, മൾട്ടിപ്ലയർ മൂല്യം 5'b00001-ലേക്ക് ഡിഫോൾട്ടാകും.
sysref_ctrl[7]	ഡ്യുപ്ലെക്സ് ഡാറ്റാപാത്ത്: 1'b1 സിംപ്ലക്സ് TX അല്ലെങ്കിൽ RX ഡാറ്റാപാത്ത്: 1'b0	SYSREF തിരഞ്ഞെടുക്കുക. സ്ഥിര മൂല്യം എക്സിയിലെ ഡാറ്റ പാത്ത് ക്രമീകരണത്തെ ആശ്രയിച്ചിരിക്കുന്നുample ഡിസൈൻ ടാബ് F-Tile JESD204C Intel FPGA IP പാരാമീറ്റർ എഡിറ്ററിൽ. 0: സിംപ്ലക്സ് TX അല്ലെങ്കിൽ RX (ബാഹ്യ SYSREF) 1: ഡ്യൂപ്ലെക്സ് (ആന്തരിക SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF തരം ആനുകാലികമോ വിടവുള്ള ആനുകാലികമോ ആയിരിക്കുമ്പോൾ SYSREF ഡ്യൂട്ടി സൈക്കിൾ. F-Tile JESD204C IP റീസെറ്റ് ആകുന്നതിന് മുമ്പ് നിങ്ങൾ ഡ്യൂട്ടി സൈക്കിൾ കോൺഫിഗർ ചെയ്യണം. പരമാവധി മൂല്യം = (E*SYSREF_MULP*32)-1 ഉദാampLe: 50% ഡ്യൂട്ടി സൈക്കിൾ = (E*SYSREF_MULP*32)/2 നിങ്ങൾ ഈ രജിസ്റ്റർ ഫീൽഡ് കോൺഫിഗർ ചെയ്യുന്നില്ലെങ്കിൽ, അല്ലെങ്കിൽ നിങ്ങൾ രജിസ്റ്റർ ഫീൽഡ് അനുവദനീയമായ പരമാവധി മൂല്യത്തേക്കാൾ 50 അല്ലെങ്കിൽ അതിൽ കൂടുതലായി കോൺഫിഗർ ചെയ്താൽ ഡ്യൂട്ടി സൈക്കിൾ ഡിഫോൾട്ട് 0% ആയിരിക്കും.
sysref_ctrl[17]	1'b0	SYSREF തരം ഒറ്റത്തവണ ആയിരിക്കുമ്പോൾ മാനുവൽ നിയന്ത്രണം. SYSREF സിഗ്നൽ ഉയർന്നതായി സജ്ജീകരിക്കാൻ 1 എഴുതുക. SYSREF സിഗ്നൽ താഴ്ത്താൻ 0 എഴുതുക. ഒറ്റ-ഷോട്ട് മോഡിൽ ഒരു SYSREF പൾസ് സൃഷ്‌ടിക്കുന്നതിന് നിങ്ങൾ 1-ഉം ഒരു 0-ഉം എഴുതേണ്ടതുണ്ട്.
sysref_ctrl[31:18]	22'h0	സംവരണം ചെയ്തു.

സീക്വൻസറുകൾ പുനഃസജ്ജമാക്കുക
ഈ ഡിസൈൻ മുൻample രണ്ട് റീസെറ്റ് സീക്വൻസറുകൾ ഉൾക്കൊള്ളുന്നു:

• സീക്വൻസ് 0 പുനഃസജ്ജമാക്കുക—TX/RX അവലോൺ സ്ട്രീമിംഗ് ഡൊമെയ്ൻ, Avalon മെമ്മറി-മാപ്പ് ചെയ്ത ഡൊമെയ്ൻ, കോർ PLL, TX PHY, TX കോർ, SYSREF ജനറേറ്റർ എന്നിവയിലേക്കുള്ള റീസെറ്റ് കൈകാര്യം ചെയ്യുന്നു.
• സീക്വൻസ് 1 പുനഃസജ്ജമാക്കുക—RX PHY, RX Core എന്നിവയിലേക്കുള്ള റീസെറ്റ് കൈകാര്യം ചെയ്യുന്നു.

3-വയർ എസ്പിഐ
SPI ഇന്റർഫേസ് 3-വയറിലേക്ക് പരിവർത്തനം ചെയ്യുന്നതിന് ഈ മൊഡ്യൂൾ ഓപ്ഷണലാണ്.

സിസ്റ്റം PLL
എഫ്-ടൈലിൽ മൂന്ന് ഓൺ-ബോർഡ് സിസ്റ്റം PLL-കൾ ഉണ്ട്. ഹാർഡ് ഐപി (MAC, PCS, FEC), EMIB ക്രോസിംഗിനുള്ള പ്രാഥമിക ക്ലോക്ക് ഉറവിടമാണ് ഈ സിസ്റ്റം PLL-കൾ. ഇതിനർത്ഥം, നിങ്ങൾ സിസ്റ്റം PLL ക്ലോക്കിംഗ് മോഡ് ഉപയോഗിക്കുമ്പോൾ, ബ്ലോക്കുകൾ PMA ക്ലോക്ക് ചെയ്യുന്നില്ല, FPGA കോറിൽ നിന്ന് വരുന്ന ഒരു ക്ലോക്കിനെ ആശ്രയിക്കുന്നില്ല. ഓരോ സിസ്റ്റവും PLL ഒരു ഫ്രീക്വൻസി ഇന്റർഫേസുമായി ബന്ധപ്പെട്ട ക്ലോക്ക് മാത്രമേ സൃഷ്ടിക്കൂ. ഉദാample, 1 GHz-ൽ ഒരു ഇന്റർഫേസും 500 MHz-ൽ ഒരു ഇന്റർഫേസും പ്രവർത്തിപ്പിക്കുന്നതിന് നിങ്ങൾക്ക് രണ്ട് സിസ്റ്റം PLL-കൾ ആവശ്യമാണ്. ഒരു അയൽ പാതയെ ബാധിക്കുന്ന ഒരു ലെയ്ൻ ക്ലോക്ക് മാറ്റമില്ലാതെ എല്ലാ ലെയ്നും സ്വതന്ത്രമായി ഉപയോഗിക്കാൻ PLL സിസ്റ്റം ഉപയോഗിക്കുന്നത് നിങ്ങളെ അനുവദിക്കുന്നു.
ഓരോ സിസ്റ്റം PLL-നും എട്ട് FGT റഫറൻസ് ക്ലോക്കുകളിൽ ഏതെങ്കിലും ഒന്ന് ഉപയോഗിക്കാം. സിസ്റ്റം PLL-കൾക്ക് ഒരു റഫറൻസ് ക്ലോക്ക് പങ്കിടാം അല്ലെങ്കിൽ വ്യത്യസ്ത റഫറൻസ് ക്ലോക്കുകൾ ഉണ്ടായിരിക്കാം. ഓരോ ഇന്റർഫേസിനും അത് ഏത് പിഎൽഎൽ സിസ്റ്റമാണ് ഉപയോഗിക്കുന്നതെന്ന് തിരഞ്ഞെടുക്കാം, പക്ഷേ, ഒരിക്കൽ തിരഞ്ഞെടുത്താൽ, അത് സ്ഥിരമാണ്, ഡൈനാമിക് റീകോൺഫിഗറേഷൻ ഉപയോഗിച്ച് പുനഃക്രമീകരിക്കാനാവില്ല.

ബന്ധപ്പെട്ട വിവരങ്ങൾ
എഫ്-ടൈൽ ആർക്കിടെക്ചർ, പിഎംഎ, എഫ്ഇസി ഡയറക്ട് പിഎച്ച്വൈ ഐപി ഉപയോക്തൃ ഗൈഡ്

Intel Agilex F-tile ഉപകരണങ്ങളിലെ സിസ്റ്റം PLL ക്ലോക്കിംഗ് മോഡിനെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾ.

പാറ്റേൺ ജനറേറ്ററും ചെക്കറും
ഡാറ്റ സൃഷ്ടിക്കുന്നതിന് പാറ്റേൺ ജനറേറ്ററും ചെക്കറും ഉപയോഗപ്രദമാണ്ampപരിശോധനാ ആവശ്യങ്ങൾക്കുള്ള നിരീക്ഷണവും.
പട്ടിക 11. പിന്തുണയ്ക്കുന്ന പാറ്റേൺ ജനറേറ്റർ

പാറ്റേൺ ജനറേറ്റർ	വിവരണം
PRBS പാറ്റേൺ ജനറേറ്റർ	F-Tile JESD204C ഡിസൈൻ എക്സിample PRBS പാറ്റേൺ ജനറേറ്റർ ഇനിപ്പറയുന്ന പോളിനോമിയലുകളെ പിന്തുണയ്ക്കുന്നു: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp പാറ്റേൺ ജനറേറ്റർ	ആർamp തുടർന്നുള്ള ഓരോ സെക്കന്റിനും പാറ്റേൺ മൂല്യം 1 വർദ്ധിപ്പിക്കുന്നുample ജനറേറ്റർ വീതി N ന്റെ കൂടെ, എല്ലാ ബിറ്റുകളും s-ൽ വരുമ്പോൾ 0 ആയി മാറുന്നുample ആകുന്നു 1. r പ്രവർത്തനക്ഷമമാക്കുകamp ED കൺട്രോൾ ബ്ലോക്കിന്റെ tst_ctl രജിസ്റ്ററിന്റെ 1 മുതൽ ബിറ്റ് 2 വരെ എഴുതി പാറ്റേൺ ജനറേറ്റർ.
കമാൻഡ് ചാനൽ ആർamp പാറ്റേൺ ജനറേറ്റർ	F-Tile JESD204C ഡിസൈൻ എക്സിampകമാൻഡ് ചാനൽ ആർ പിന്തുണയ്ക്കുന്നുamp ഓരോ പാതയിലും പാറ്റേൺ ജനറേറ്റർ. ആർamp പാറ്റേൺ മൂല്യം കമാൻഡ് പദങ്ങളുടെ 1 ബിറ്റുകൾക്ക് 6 വീതം വർദ്ധിപ്പിക്കുന്നു. ആരംഭ വിത്ത് എല്ലാ പാതകളിലുമുള്ള ഒരു ഇൻക്രിമെന്റ് പാറ്റേണാണ്.

പട്ടിക 12. പിന്തുണയ്ക്കുന്ന പാറ്റേൺ ചെക്കർ

പാറ്റേൺ ചെക്കർ	വിവരണം
PRBS പാറ്റേൺ ചെക്കർ	F-Tile JESD204C IP ഡെസ്‌ക്യൂ വിന്യാസം കൈവരിക്കുമ്പോൾ പാറ്റേൺ ചെക്കറിലെ സ്‌ക്രാംബ്ലിംഗ് സീഡ് സ്വയം സമന്വയിപ്പിക്കപ്പെടുന്നു. പാറ്റേൺ ചെക്കറിന് സ്ക്രാംബ്ലിംഗ് വിത്തിന് സ്വയം സമന്വയിപ്പിക്കാൻ 8 ഒക്ടറ്റുകൾ ആവശ്യമാണ്.
Ramp പാറ്റേൺ ചെക്കർ	ആദ്യത്തെ സാധുവായ ഡാറ്റ എസ്ampഓരോ കൺവെർട്ടറിനുമുള്ള le (M) r ന്റെ പ്രാരംഭ മൂല്യമായി ലോഡ് ചെയ്യുന്നുamp മാതൃക. തുടർന്നുള്ള ഡാറ്റ എസ്amples മൂല്യങ്ങൾ ഓരോ ക്ലോക്ക് സൈക്കിളിലും പരമാവധി 1 വർദ്ധിപ്പിക്കുകയും തുടർന്ന് 0 ആയി മാറുകയും വേണം.

പാറ്റേൺ ചെക്കർ	വിവരണം
	ഉദാample, എപ്പോൾ S=1, N=16, WIDTH_MULP = 2, ഓരോ കൺവെർട്ടറിനും ഡാറ്റ വീതി S * WIDTH_MULP * N = 32. പരമാവധി ഡാറ്റ sample മൂല്യം 0xFFFF ആണ്. ആർamp എല്ലാ കൺവെർട്ടറുകളിലും ഒരേ പാറ്റേണുകൾ ലഭിക്കുന്നുണ്ടെന്ന് പാറ്റേൺ ചെക്കർ പരിശോധിക്കുന്നു.
കമാൻഡ് ചാനൽ ആർamp പാറ്റേൺ ചെക്കർ	F-Tile JESD204C ഡിസൈൻ എക്സിampകമാൻഡ് ചാനൽ ആർ പിന്തുണയ്ക്കുന്നുamp പാറ്റേൺ ചെക്കർ. ലഭിച്ച ആദ്യത്തെ കമാൻഡ് വാക്ക് (6 ബിറ്റുകൾ) പ്രാരംഭ മൂല്യമായി ലോഡ് ചെയ്യുന്നു. അതേ പാതയിലെ തുടർന്നുള്ള കമാൻഡ് പദങ്ങൾ 0x3F വരെ വർദ്ധിപ്പിച്ച് 0x00 വരെ റോൾ ഓവർ ചെയ്യണം. കമാൻഡ് ചാനൽ ആർamp r എന്നതിനായുള്ള പാറ്റേൺ ചെക്കർ പരിശോധനകൾamp എല്ലാ പാതകളിലുമുള്ള പാറ്റേണുകൾ.

എഫ്-ടൈൽ JESD204C TX, RX IP
ഈ ഡിസൈൻ മുൻampഓരോ TX/RX-ഉം സിംപ്ലക്സ് മോഡിൽ അല്ലെങ്കിൽ ഡ്യൂപ്ലെക്സ് മോഡിൽ കോൺഫിഗർ ചെയ്യാൻ le നിങ്ങളെ അനുവദിക്കുന്നു.
ഡ്യൂപ്ലെക്സ് കോൺഫിഗറേഷനുകൾ ആന്തരികമോ ബാഹ്യമോ ആയ സീരിയൽ ലൂപ്പ്ബാക്ക് ഉപയോഗിച്ച് ഐപി ഫംഗ്ഷണാലിറ്റി ഡെമോൺസ്ട്രേഷൻ അനുവദിക്കുന്നു. ഐപി നിയന്ത്രണവും സ്റ്റാറ്റസ് നിരീക്ഷണവും അനുവദിക്കുന്നതിനായി ഐപിക്കുള്ളിലെ സിഎസ്ആറുകൾ ഒപ്റ്റിമൈസ് ചെയ്തിട്ടില്ല.

എഫ്-ടൈൽ JESD204C ഡിസൈൻ എക്സിample ക്ലോക്ക് ആൻഡ് റീസെറ്റ്

F-Tile JESD204C ഡിസൈൻ എക്സിample ന് ഒരു കൂട്ടം ക്ലോക്ക്, റീസെറ്റ് സിഗ്നലുകൾ ഉണ്ട്.

പട്ടിക 13.ഡിസൈൻ എക്സിampലെ ക്ലോക്കുകൾ

ക്ലോക്ക് സിഗ്നൽ	ദിശ	വിവരണം
mgmt_clk	ഇൻപുട്ട്	100 MHz ആവൃത്തിയുള്ള LVDS ഡിഫറൻഷ്യൽ ക്ലോക്ക്.
refclk_xcvr	ഇൻപുട്ട്	ഡാറ്റാ നിരക്ക്/ഘടകം 33 ആവൃത്തിയുള്ള ട്രാൻസ്‌സിവർ റഫറൻസ് ക്ലോക്ക്.
refclk_core	ഇൻപുട്ട്	അതേ ആവൃത്തിയിലുള്ള കോർ റഫറൻസ് ക്ലോക്ക് refclk_xcvr.
in_sysref	ഇൻപുട്ട്	SYSREF സിഗ്നൽ. പരമാവധി SYSREF ആവൃത്തി ഡാറ്റ നിരക്ക്/(66x32xE) ആണ്.
sysref_out	ഔട്ട്പുട്ട്
txlink_clk rxlink_clk	ആന്തരികം	ഡാറ്റാ നിരക്ക്/66 ആവൃത്തിയുള്ള TX, RX ലിങ്ക് ക്ലോക്ക്.
txframe_clk rxframe_clk	ആന്തരികം	ഡാറ്റാ നിരക്ക്/33 ആവൃത്തിയുള്ള TX, RX ഫ്രെയിം ക്ലോക്ക് (FCLK_MULP=2) ഡാറ്റാ നിരക്ക്/66 ആവൃത്തിയുള്ള TX, RX ഫ്രെയിം ക്ലോക്ക് (FCLK_MULP=1)
tx_fclk rx_fclk	ആന്തരികം	ഡാറ്റാ നിരക്ക്/66 (FCLK_MULP=2) ആവൃത്തിയുള്ള TX, RX ഘട്ട ക്ലോക്ക് FCLK_MULP=1 ആകുമ്പോൾ TX, RX ഫേസ് ക്ലോക്ക് എപ്പോഴും ഉയർന്നതാണ് (1'b1).
spi_SCLK	ഔട്ട്പുട്ട്	20 മെഗാഹെർട്സ് ആവൃത്തിയുള്ള SPI ബോഡ് റേറ്റ് ക്ലോക്ക്.

നിങ്ങൾ ഡിസൈൻ ലോഡുചെയ്യുമ്പോൾ മുൻample ഒരു FPGA ഉപകരണത്തിലേക്ക്, ഒരു ആന്തരിക ninit_done ഇവന്റ് ജെTAG അവലോൺ മാസ്റ്റർ ബ്രിഡ്ജിലേക്ക് മറ്റെല്ലാ ബ്ലോക്കുകളും പുനഃസജ്ജീകരിച്ചിരിക്കുന്നു.

txlink_clk, rxlink_clk ക്ലോക്കുകൾക്കായി മനഃപൂർവമായ അസിൻക്രണസ് ബന്ധം കുത്തിവയ്ക്കാൻ SYSREF ജനറേറ്ററിന് അതിന്റെ സ്വതന്ത്ര റീസെറ്റ് ഉണ്ട്. ഒരു ബാഹ്യ ക്ലോക്ക് ചിപ്പിൽ നിന്നുള്ള SYSREF സിഗ്നൽ അനുകരിക്കുന്നതിൽ ഈ രീതി കൂടുതൽ സമഗ്രമാണ്.

പട്ടിക 14. ഡിസൈൻ എക്സിampലെ റീസെറ്റുകൾ

സിഗ്നൽ പുനഃസജ്ജമാക്കുക	ദിശ	വിവരണം
ഗ്ലോബൽ_rst_n	ഇൻപുട്ട്	ജെ ഒഴികെയുള്ള എല്ലാ ബ്ലോക്കുകൾക്കുമായി പുഷ് ബട്ടൺ ഗ്ലോബൽ റീസെറ്റ്TAG അവലോൺ മാസ്റ്റർ പാലത്തിലേക്ക്.
നിനിറ്റ്_ചെയ്തു	ആന്തരികം	ജെയ്‌ക്കായുള്ള റീസെറ്റ് റിലീസ് ഐപിയിൽ നിന്നുള്ള ഔട്ട്‌പുട്ട്TAG അവലോൺ മാസ്റ്റർ പാലത്തിലേക്ക്.
edctl_rst_n	ആന്തരികം	ED കൺട്രോൾ ബ്ലോക്ക് പുനഃസജ്ജമാക്കിയത് ജെTAG അവലോൺ മാസ്റ്റർ പാലത്തിലേക്ക്. hw_rst, global_rst_n പോർട്ടുകൾ ED കൺട്രോൾ ബ്ലോക്ക് റീസെറ്റ് ചെയ്യുന്നില്ല.
hw_rst	ആന്തരികം	ED കൺട്രോൾ ബ്ലോക്കിന്റെ rst_ctl രജിസ്റ്ററിൽ എഴുതി hw_rst ഉറപ്പിക്കുകയും നിരാകരിക്കുകയും ചെയ്യുക. hw_rst ഉറപ്പിക്കുമ്പോൾ mgmt_rst_in_n ഉറപ്പിക്കുന്നു.
mgmt_rst_in_n	ആന്തരികം	വിവിധ ഐപികളുടെ അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസുകളും റീസെറ്റ് സീക്വൻസറുകളുടെ ഇൻപുട്ടുകളും പുനഃസജ്ജമാക്കുക:  F-Tile JESD20C IP ഡ്യൂപ്ലെക്‌സ് നേറ്റീവ് PHY-യ്‌ക്കായി j204c_reconfig_reset SPI മാസ്റ്ററിനായുള്ള spi_rst_n PIO നിലയ്ക്കും നിയന്ത്രണത്തിനും pio_rst_n reset_in0 പോർട്ട് ഓഫ് റീസെറ്റ് സീക്വൻസർ 0 ഉം 1 ഉം ഗ്ലോബൽ_rst_n, hw_rst അല്ലെങ്കിൽ edctl_rst_n പോർട്ട് mgmt_rst_in_n-ൽ പുനഃസജ്ജമാക്കുന്നു.
sysref_rst_n	ആന്തരികം	റീസെറ്റ് സീക്വൻസർ 0 reset_out2 പോർട്ട് ഉപയോഗിച്ച് ED കൺട്രോൾ ബ്ലോക്കിലെ SYSREF ജനറേറ്റർ ബ്ലോക്കിനായി പുനഃസജ്ജമാക്കുക. റീസെറ്റ് സീക്വൻസർ 0 reset_out2 പോർട്ട്, കോർ PLL ലോക്ക് ചെയ്‌തിരിക്കുകയാണെങ്കിൽ, റീസെറ്റ് ഡീസെസർ ചെയ്യുന്നു.
core_pll_rst	ആന്തരികം	റീസെറ്റ് സീക്വൻസർ 0 reset_out0 പോർട്ട് വഴി കോർ PLL പുനഃസജ്ജമാക്കുന്നു. mgmt_rst_in_n റീസെറ്റ് ഉറപ്പിക്കുമ്പോൾ കോർ PLL റീസെറ്റ് ചെയ്യുന്നു.
j204c_tx_avs_rst_n	ആന്തരികം	റീസെറ്റ് സീക്വൻസർ 204 വഴി F-Tile JESD0C TX Avalon മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസ് പുനഃസജ്ജമാക്കുന്നു. mgmt_rst_in_n ഉറപ്പിക്കുമ്പോൾ TX Avalon മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസ് ഉറപ്പിക്കുന്നു.
j204c_rx_avs_rst_n	ആന്തരികം	റീസെറ്റ് സീക്വൻസറിലൂടെ F-Tile JESD204C TX Avalon മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസ് റീസെറ്റ് ചെയ്യുന്നു 1. mgmt_rst_in_n ഉറപ്പിക്കുമ്പോൾ RX Avalon മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസ് ഉറപ്പിക്കുന്നു.
j204c_tx_rst_n	ആന്തരികം	txlink_clk, txframe_clk, ഡൊമെയ്‌നുകളിൽ F-Tile JESD204C TX ലിങ്കും ട്രാൻസ്പോർട്ട് ലെയറുകളും പുനഃസജ്ജമാക്കുന്നു. റീസെറ്റ് സീക്വൻസർ 0 reset_out5 പോർട്ട് j204c_tx_rst_n റീസെറ്റ് ചെയ്യുന്നു. കോർ പി‌എൽ‌എൽ ലോക്ക് ചെയ്‌തിരിക്കുകയും tx_pma_ready, tx_ready എന്നീ സിഗ്നലുകൾ ഉറപ്പിക്കുകയും ചെയ്‌താൽ ഈ റീസെറ്റ് ഡീസർറ്റ് ചെയ്യുന്നു.
j204c_rx_rst_n	ആന്തരികം	F-Tile JESD204C RX ലിങ്ക് റീസെറ്റ് ചെയ്യുന്നു, rxlink_clk, rxframe_clk ഡൊമെയ്‌നുകളിൽ ലെയറുകൾ ട്രാൻസ്പോർട്ട് ചെയ്യുന്നു.

സിഗ്നൽ പുനഃസജ്ജമാക്കുക	ദിശ	വിവരണം
		റീസെറ്റ് സീക്വൻസർ 1 reset_out4 പോർട്ട് j204c_rx_rst_n റീസെറ്റ് ചെയ്യുന്നു. കോർ പി‌എൽ‌എൽ ലോക്ക് ചെയ്‌തിട്ടുണ്ടെങ്കിൽ, rx_pma_ready, rx_ready എന്നീ സിഗ്നലുകൾ ഉറപ്പിച്ചാൽ ഈ പുനഃസജ്ജീകരണം ഡീസർറ്റ് ചെയ്യുന്നു.
j204c_tx_rst_ack_n	ആന്തരികം	j204c_tx_rst_n ഉപയോഗിച്ച് ഹാൻഡ്‌ഷേക്ക് സിഗ്നൽ പുനഃസജ്ജമാക്കുക.
j204c_rx_rst_ack_n	ആന്തരികം	j204c_rx_rst_n ഉപയോഗിച്ച് ഹാൻഡ്‌ഷേക്ക് സിഗ്നൽ പുനഃസജ്ജമാക്കുക.

ചിത്രം 8. ഡിസൈൻ എക്സിയുടെ ടൈമിംഗ് ഡയഗ്രംampലെ റീസെറ്റുകൾ

എഫ്-ടൈൽ JESD204C ഡിസൈൻ എക്സിampലെ സിഗ്നലുകൾ

പട്ടിക 15. സിസ്റ്റം ഇന്റർഫേസ് സിഗ്നലുകൾ

സിഗ്നൽ	ദിശ	വിവരണം
ക്ലോക്കുകളും റീസെറ്റുകളും
mgmt_clk	ഇൻപുട്ട്	സിസ്റ്റം മാനേജ്മെന്റിനുള്ള 100 MHz ക്ലോക്ക്.
refclk_xcvr	ഇൻപുട്ട്	F-tile UX QUAD, System PLL എന്നിവയ്ക്കുള്ള റഫറൻസ് ക്ലോക്ക്. ഡാറ്റ നിരക്ക്/ഘടകം 33 ന് തുല്യമാണ്.
refclk_core	ഇൻപുട്ട്	കോർ PLL റഫറൻസ് ക്ലോക്ക്. refclk_xcvr-ന്റെ അതേ ക്ലോക്ക് ഫ്രീക്വൻസി പ്രയോഗിക്കുന്നു.
in_sysref	ഇൻപുട്ട്	JESD204C സബ്ക്ലാസ് 1 നടപ്പിലാക്കുന്നതിനായി ബാഹ്യ SYSREF ജനറേറ്ററിൽ നിന്നുള്ള SYSREF സിഗ്നൽ.
sysref_out	ഔട്ട്പുട്ട്	JESD204C സബ്‌ക്ലാസ് 1 നടപ്പിലാക്കുന്നതിനുള്ള SYSREF സിഗ്നൽ മുൻ രൂപകൽപ്പനയ്‌ക്കായി FPGA ഉപകരണം സൃഷ്ടിച്ചുample ലിങ്ക് പ്രാരംഭ ഉദ്ദേശം മാത്രം.

 

സിഗ്നൽ	ദിശ	വിവരണം
എസ്.പി.ഐ
spi_SS_n[2:0]	ഔട്ട്പുട്ട്	സജീവ കുറവാണ്, SPI സ്ലേവ് സിഗ്നൽ തിരഞ്ഞെടുക്കുക.
spi_SCLK	ഔട്ട്പുട്ട്	SPI സീരിയൽ ക്ലോക്ക്.
spi_sdio	ഇൻപുട്ട്/ഔട്ട്പുട്ട്	മാസ്റ്ററിൽ നിന്ന് ബാഹ്യ സ്ലേവിലേക്ക് ഡാറ്റ ഔട്ട്പുട്ട് ചെയ്യുക. എക്‌സ്‌റ്റേണൽ സ്ലേവിൽ നിന്ന് മാസ്റ്ററിലേക്ക് ഡാറ്റ ഇൻപുട്ട് ചെയ്യുക.

സിഗ്നൽ	ദിശ	വിവരണം
കുറിപ്പ്:ജനറേറ്റ് 3-വയർ എസ്പിഐ മൊഡ്യൂൾ ഓപ്ഷൻ പ്രവർത്തനക്ഷമമാക്കുമ്പോൾ.
spi_MISO കുറിപ്പ്: ജനറേറ്റ് 3-വയർ എസ്പിഐ മൊഡ്യൂൾ ഓപ്ഷൻ പ്രവർത്തനക്ഷമമാക്കാത്തപ്പോൾ.	ഇൻപുട്ട്	എക്സ്റ്റേണൽ സ്ലേവിൽ നിന്ന് എസ്പിഐ മാസ്റ്ററിലേക്ക് ഡാറ്റ ഇൻപുട്ട് ചെയ്യുക.
spi_MOSI കുറിപ്പ്: ജനറേറ്റ് 3-വയർ എസ്പിഐ മൊഡ്യൂൾ ഓപ്ഷൻ പ്രവർത്തനക്ഷമമാക്കാത്തപ്പോൾ.	ഔട്ട്പുട്ട്	എസ്പിഐ മാസ്റ്ററിൽ നിന്ന് ബാഹ്യ സ്ലേവിലേക്കുള്ള ഔട്ട്പുട്ട് ഡാറ്റ.

 

സിഗ്നൽ	ദിശ	വിവരണം
ADC / DAC
tx_serial_data[LINK*L-1:0]	ഔട്ട്പുട്ട്	DAC-ലേക്കുള്ള ഡിഫറൻഷ്യൽ ഹൈ സ്പീഡ് സീരിയൽ ഔട്ട്പുട്ട് ഡാറ്റ. സീരിയൽ ഡാറ്റ സ്ട്രീമിൽ ക്ലോക്ക് ഉൾച്ചേർത്തിരിക്കുന്നു.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	ഇൻപുട്ട്	ADC-യിൽ നിന്നുള്ള ഡിഫറൻഷ്യൽ ഹൈ സ്പീഡ് സീരിയൽ ഇൻപുട്ട് ഡാറ്റ. സീരിയൽ ഡാറ്റ സ്ട്രീമിൽ നിന്ന് ക്ലോക്ക് വീണ്ടെടുത്തു.
rx_serial_data_n[LINK*L-1:0]

 

സിഗ്നൽ	ദിശ	വിവരണം
പൊതു ഉദ്ദേശ്യം I/O
user_led[3:0]	ഔട്ട്പുട്ട്	ഇനിപ്പറയുന്ന വ്യവസ്ഥകൾക്കുള്ള നില സൂചിപ്പിക്കുന്നു: [0]: SPI പ്രോഗ്രാമിംഗ് പൂർത്തിയായി [1]: TX ലിങ്ക് പിശക് [2]: RX ലിങ്ക് പിശക് [3]: അവലോൺ സ്ട്രീമിംഗ് ഡാറ്റയ്ക്കുള്ള പാറ്റേൺ ചെക്കർ പിശക്
user_dip[3:0]	ഇൻപുട്ട്	ഉപയോക്തൃ മോഡ് DIP സ്വിച്ച് ഇൻപുട്ട്: [0]: ആന്തരിക സീരിയൽ ലൂപ്പ്ബാക്ക് പ്രവർത്തനക്ഷമമാക്കുക [1]: FPGA- ജനറേറ്റഡ് SYSREF പ്രവർത്തനക്ഷമമാക്കുക [3:2]: സംവരണം

 

സിഗ്നൽ	ദിശ	വിവരണം
ഔട്ട്-ഓഫ്-ബാൻഡ് (OOB), സ്റ്റാറ്റസ്
rx_patchk_data_error[LINK-1:0]	ഔട്ട്പുട്ട്	ഈ സിഗ്നൽ ഉറപ്പിക്കുമ്പോൾ, പാറ്റേൺ ചെക്കർ പിശക് കണ്ടെത്തിയതായി ഇത് സൂചിപ്പിക്കുന്നു.
rx_link_error[LINK-1:0]	ഔട്ട്പുട്ട്	ഈ സിഗ്നൽ ഉറപ്പിക്കുമ്പോൾ, JESD204C RX IP തടസ്സം ഉറപ്പിച്ചതായി ഇത് സൂചിപ്പിക്കുന്നു.
tx_link_error[LINK-1:0]	ഔട്ട്പുട്ട്	ഈ സിഗ്നൽ ഉറപ്പിക്കുമ്പോൾ, JESD204C TX IP തടസ്സം ഉറപ്പിച്ചുവെന്ന് ഇത് സൂചിപ്പിക്കുന്നു.
emb_lock_out	ഔട്ട്പുട്ട്	ഈ സിഗ്നൽ ഉറപ്പിക്കുമ്പോൾ, JESD204C RX IP EMB ലോക്ക് കൈവരിച്ചതായി സൂചിപ്പിക്കുന്നു.
sh_lock_out	ഔട്ട്പുട്ട്	ഈ സിഗ്നൽ ഉറപ്പിക്കുമ്പോൾ, JESD204C RX IP സമന്വയ തലക്കെട്ട് ലോക്ക് ചെയ്‌തതായി ഇത് സൂചിപ്പിക്കുന്നു.

 

സിഗ്നൽ	ദിശ	വിവരണം
അവലോൺ സ്ട്രീമിംഗ്
rx_avst_valid[LINK-1:0]	ഇൻപുട്ട്	കൺവെർട്ടർ എസ് ആണോ എന്ന് സൂചിപ്പിക്കുന്നുampആപ്ലിക്കേഷൻ ലെയറിലേക്കുള്ള le ഡാറ്റ സാധുവാണ് അല്ലെങ്കിൽ അസാധുവാണ്. 0: ഡാറ്റ അസാധുവാണ് 1: ഡാറ്റ സാധുവാണ്
rx_avst_data[(മൊത്തം_സെക്കൻഡ്)AMPലീ*എൻ)-1:0 ]	ഇൻപുട്ട്	കൺവെർട്ടർ എസ്ample ഡാറ്റ ആപ്ലിക്കേഷൻ ലെയറിലേക്ക്.

എഫ്-ടൈൽ JESD204C ഡിസൈൻ എക്സിampലെ നിയന്ത്രണ രജിസ്റ്ററുകൾ

F-Tile JESD204C ഡിസൈൻ എക്സിampED കൺട്രോൾ ബ്ലോക്കിലെ le രജിസ്റ്ററുകൾ ബൈറ്റ്-അഡ്രസ്സിംഗ് (32 ബിറ്റുകൾ) ഉപയോഗിക്കുന്നു.

പട്ടിക 16. ഡിസൈൻ എക്സിample വിലാസ മാപ്പ്
ഈ 32-ബിറ്റ് ED കൺട്രോൾ ബ്ലോക്ക് രജിസ്റ്ററുകൾ mgmt_clk ഡൊമെയ്‌നിലാണ്.

ഘടകം	വിലാസം
എഫ്-ടൈൽ JESD204C TX IP	0x000C_0000 – 0x000C_03FF
എഫ്-ടൈൽ JESD204C RX IP	0x000D_0000 – 0x000D_03FF
എസ്പിഐ നിയന്ത്രണം	0x0102_0000 – 0x0102_001F
PIO നിയന്ത്രണം	0x0102_0020 – 0x0102_002F
PIO നില	0x0102_0040 – 0x0102_004F
സീക്വൻസർ 0 പുനഃസജ്ജമാക്കുക	0x0102_0100 – 0x0102_01FF
സീക്വൻസർ 1 പുനഃസജ്ജമാക്കുക	0x0102_0200 – 0x0102_02FF
ED നിയന്ത്രണം	0x0102_0400 – 0x0102_04FF
എഫ്-ടൈൽ JESD204C IP ട്രാൻസ്‌സിവർ PHY Reconfig	0x0200_0000 – 0x023F_FFFF

പട്ടിക 17. രജിസ്ട്രേഷൻ ആക്സസ് തരവും നിർവചനവും
Intel FPGA IP-കൾക്കുള്ള രജിസ്ട്രേഷൻ ആക്സസ് തരം ഈ പട്ടിക വിവരിക്കുന്നു.

ആക്സസ് തരം	നിർവ്വചനം
RO/V	സോഫ്‌റ്റ്‌വെയർ റീഡ്-ഒൺലി (എഴുതിനെ ബാധിക്കില്ല). മൂല്യം വ്യത്യാസപ്പെടാം.
RW	സോഫ്‌റ്റ്‌വെയർ നിലവിലെ ബിറ്റ് മൂല്യം വായിക്കുകയും തിരികെ നൽകുകയും ചെയ്യുന്നു. സോഫ്റ്റ്‌വെയർ എഴുതുകയും ആവശ്യമുള്ള മൂല്യത്തിലേക്ക് ബിറ്റ് സജ്ജമാക്കുകയും ചെയ്യുന്നു.
RW1C	സോഫ്‌റ്റ്‌വെയർ നിലവിലെ ബിറ്റ് മൂല്യം വായിക്കുകയും തിരികെ നൽകുകയും ചെയ്യുന്നു. സോഫ്‌റ്റ്‌വെയർ 0 എഴുതുന്നു, ഫലമില്ല. ഹാർഡ്‌വെയർ ബിറ്റ് 1 ആയി സജ്ജീകരിച്ചിട്ടുണ്ടെങ്കിൽ സോഫ്റ്റ്‌വെയർ 0 എഴുതുകയും ബിറ്റ് 1 ആയി മാറ്റുകയും ചെയ്യുന്നു. ഹാർഡ്‌വെയർ ബിറ്റ് 1 ആയി സജ്ജീകരിക്കുന്നു. സോഫ്റ്റ്‌വെയർ ക്ലിയറിന് ഹാർഡ്‌വെയർ സെറ്റിനേക്കാൾ ഉയർന്ന മുൻഗണനയുണ്ട്.

പട്ടിക 18. ED നിയന്ത്രണ വിലാസ മാപ്പ്

ഓഫ്സെറ്റ്	പേര് രജിസ്റ്റർ ചെയ്യുക
0x00	rst_ctl
0x04	rst_sts0
തുടർന്നു…

ഓഫ്സെറ്റ്	പേര് രജിസ്റ്റർ ചെയ്യുക
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8 സി	tst_err0

പട്ടിക 19. ED കൺട്രോൾ ബ്ലോക്ക് നിയന്ത്രണവും സ്റ്റാറ്റസ് രജിസ്റ്ററുകളും

ബൈറ്റ് ഓഫ്സെറ്റ്	രജിസ്റ്റർ ചെയ്യുക	പേര്	പ്രവേശനം	പുനഃസജ്ജമാക്കുക	വിവരണം
0x00	rst_ctl	rst_assert	RW	0x0	നിയന്ത്രണം പുനഃസജ്ജമാക്കുക. [0]: റീസെറ്റ് ഉറപ്പിക്കാൻ 1 എഴുതുക. (hw_rst) റീസെറ്റ് ഡീസേർട്ട് ചെയ്യാൻ 0 വീണ്ടും എഴുതുക. [31:1]: സംവരണം.
0x04	rst_sts0	rst_status	RO/V	0x0	നില പുനഃസജ്ജമാക്കുക. [0]: കോർ PLL ലോക്ക് ചെയ്ത നില. [31:1]: സംവരണം.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	ആന്തരികമോ ബാഹ്യമോ ആയ SYSREF ജനറേറ്ററിനായുള്ള SYSREF എഡ്ജ് കണ്ടെത്തൽ നില. [0]: 1 ന്റെ മൂല്യം സബ്ക്ലാസ് 1 പ്രവർത്തനത്തിനായി ഒരു SYSREF റൈസിംഗ് എഡ്ജ് കണ്ടെത്തിയതായി സൂചിപ്പിക്കുന്നു. പുതിയ SYSREF എഡ്ജ് ഡിറ്റക്ഷൻ പ്രവർത്തനക്ഷമമാക്കാൻ ഈ ബിറ്റ് മായ്‌ക്കാൻ സോഫ്‌റ്റ്‌വെയർ 1 എഴുതിയേക്കാം. [31:1]: സംവരണം.
0x40	sysref_ctl	sysref_contr ol	RW	ഡ്യുപ്ലെക്സ് ഡാറ്റാപാത്ത് ഒറ്റ-ഷോട്ട്: 0x00080	SYSREF നിയന്ത്രണം. റഫർ ചെയ്യുക പട്ടിക 10 ഈ രജിസ്റ്ററിന്റെ ഉപയോഗത്തെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക് പേജ് 17-ൽ.
				ആനുകാലികം:	കുറിപ്പ്: റീസെറ്റ് മൂല്യം ആശ്രയിച്ചിരിക്കുന്നു
				0x00081	SYSREF തരവും F-ടൈലും
				വിടവ്- ആനുകാലികം:	JESD204C IP ഡാറ്റ പാത്ത് പാരാമീറ്റർ ക്രമീകരണങ്ങൾ.
				0x00082
				TX അല്ലെങ്കിൽ RX ഡാറ്റ
				പാത
				ഒരു വെടി:
				0x00000
				ആനുകാലികം:
				0x00001
				വിടവ്-
				ആനുകാലികം:
				0x00002
0x44	sysref_sts	sysref_statu എസ്	RO/V	0x0	SYSREF നില. ഈ രജിസ്റ്ററിൽ ആന്തരിക SYSREF ജനറേറ്ററിന്റെ ഏറ്റവും പുതിയ SYSREF കാലയളവും ഡ്യൂട്ടി സൈക്കിൾ ക്രമീകരണങ്ങളും അടങ്ങിയിരിക്കുന്നു. റഫർ ചെയ്യുക പട്ടിക 9 SYSREF കാലയളവിന്റെയും ഡ്യൂട്ടി സൈക്കിളിന്റെയും നിയമപരമായ മൂല്യത്തിനായി പേജ് 16-ൽ.
തുടർന്നു…

ബൈറ്റ് ഓഫ്സെറ്റ്	രജിസ്റ്റർ ചെയ്യുക	പേര്	പ്രവേശനം	പുനഃസജ്ജമാക്കുക	വിവരണം
					[8:0]: SYSREF കാലഘട്ടം. മൂല്യം 0xFF ആയിരിക്കുമ്പോൾ, the SYSREF കാലയളവ് = 255 മൂല്യം 0x00 ആണെങ്കിൽ, SYSREF കാലയളവ് = 256. [17:9]: SYSREF ഡ്യൂട്ടി സൈക്കിൾ. [31:18]: സംവരണം.
0x80	tst_ctl	tst_control	RW	0x0	ടെസ്റ്റ് നിയന്ത്രണം. പാറ്റേൺ ജനറേറ്ററിനും ചെക്കറിനും വ്യത്യസ്ത ടെസ്റ്റ് പാറ്റേണുകൾ പ്രവർത്തനക്ഷമമാക്കാൻ ഈ രജിസ്റ്റർ ഉപയോഗിക്കുക. [1:0] = റിസർവ്ഡ് ഫീൽഡ് [2] = ആർamp_test_ctl 1'b0 = PRBS പാറ്റേൺ ജനറേറ്ററും ചെക്കറും പ്രവർത്തനക്ഷമമാക്കുന്നു 1'b1 = r പ്രവർത്തനക്ഷമമാക്കുന്നുamp പാറ്റേൺ ജനറേറ്ററും ചെക്കറും [31:3]: സംവരണം.
0x8 സി	tst_err0	tst_error	RW1C	0x0	ലിങ്ക് 0 നുള്ള എറർ ഫ്ലാഗ്. ബിറ്റ് 1'b1 ആയിരിക്കുമ്പോൾ, ഒരു പിശക് സംഭവിച്ചു എന്നാണ് അത് സൂചിപ്പിക്കുന്നത്. എറർ ഫ്ലാഗ് മായ്‌ക്കുന്നതിന് 1'b1 ബന്ധപ്പെട്ട ബിറ്റിലേക്ക് എഴുതുന്നതിന് മുമ്പ് നിങ്ങൾ എറർ പരിഹരിക്കണം. [0] = പാറ്റേൺ ചെക്കർ പിശക് [1] = tx_link_error [2] = rx_link_error [3] = കമാൻഡ് പാറ്റേൺ ചെക്കർ പിശക് [31:4]: റിസർവ് ചെയ്‌തു.

എഫ്-ടൈൽ JESD204C ഇന്റൽ FPGA IP ഡിസൈൻ എക്സ്-നുള്ള ഡോക്യുമെന്റ് റിവിഷൻ ചരിത്രംampലെ ഉപയോക്തൃ ഗൈഡ്

പ്രമാണ പതിപ്പ്	ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ്	IP പതിപ്പ്	മാറ്റങ്ങൾ
2021.10.11	21.3	1.0.0	പ്രാരംഭ റിലീസ്.

പ്രമാണങ്ങൾ / വിഭവങ്ങൾ

intel F-Tile JESD204C ഇന്റൽ FPGA IP ഡിസൈൻ എക്സ്ample [pdf] ഉപയോക്തൃ ഗൈഡ് F-Tile JESD204C ഇന്റൽ FPGA IP ഡിസൈൻ എക്സിample, F-Tile JESD204C, Intel FPGA IP ഡിസൈൻ എക്സ്ample, IP ഡിസൈൻ എക്സിampലെ, ഡിസൈൻ എക്സിample

റഫറൻസുകൾ

• ഉപയോക്തൃ മാനുവൽ