FPGA IP
ഡിസൈൻ എക്സിampലെ ഉപയോക്തൃ ഗൈഡ്
എഫ്-ടൈൽ 25G ഇഥർനെറ്റ് ഇന്റൽ®
Intel® Quartus®-നായി അപ്‌ഡേറ്റ് ചെയ്‌തു
പ്രൈം ഡിസൈൻ സ്യൂട്ട്: 22.3
IP പതിപ്പ്: 1.0.0

ദ്രുത ആരംഭ ഗൈഡ്

Intel Agilex™ ഉപകരണങ്ങൾക്കായുള്ള F-tile 25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP മുൻ ഡിസൈൻ സൃഷ്ടിക്കുന്നതിനുള്ള കഴിവ് നൽകുന്നു.ampതിരഞ്ഞെടുത്ത കോൺഫിഗറേഷനുകൾക്കുള്ള les.
ചിത്രം 1. ഡിസൈൻ എക്സിample ഉപയോഗം

ഡയറക്ടറി ഘടന

ചിത്രം 2. 25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ഡിസൈൻ എക്സ്ample ഡയറക്ടറി ഘടന

• സിമുലേഷൻ files (സിമുലേഷനുള്ള ടെസ്റ്റ്ബെഞ്ച്) സ്ഥിതി ചെയ്യുന്നത്ample_dir>/ഉദാample_testbench.
• സമാഹാരം മാത്രമുള്ള ഡിസൈൻ മുൻample സ്ഥിതി ചെയ്യുന്നത്ample_dir>/ compilation_test_design.
• ഹാർഡ്‌വെയർ കോൺഫിഗറേഷനും പരിശോധനയും files (ഡിസൈൻ ഉദാampലെ ഹാർഡ്‌വെയറിൽ) സ്ഥിതിചെയ്യുന്നുample_dir>/hardware_test_design.

പട്ടിക 1. ഡയറക്ടറിയും File വിവരണങ്ങൾ

File പേരുകൾ	വിവരണം
eth_ex_25g.qpf	Intel Quartus® Prime പ്രൊജക്റ്റ് file.
eth_ex_25g.qsf	ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് ക്രമീകരണങ്ങൾ file.
eth_ex_25g.sdc	സിനോപ്സിസ് ഡിസൈൻ നിയന്ത്രണങ്ങൾ file. നിങ്ങൾക്ക് ഇത് പകർത്താനും പരിഷ്ക്കരിക്കാനും കഴിയും file നിങ്ങളുടെ സ്വന്തം 25GbE ഇന്റൽ FPGA IP കോർ ഡിസൈനിനായി.
eth_ex_25g.v	ടോപ്പ് ലെവൽ വെരിലോഗ് എച്ച്ഡിഎൽ ഡിസൈൻ എക്സിample file. സിംഗിൾ-ചാനൽ ഡിസൈൻ വെരിലോഗ് ഉപയോഗിക്കുന്നു file.
സാധാരണ/	ഹാർഡ്‌വെയർ ഡിസൈൻ മുൻampലെ പിന്തുണ files.
hwtest/main.tcl	പ്രധാന file സിസ്റ്റം കൺസോൾ ആക്സസ് ചെയ്യുന്നതിന്.

ഡിസൈൻ എക്സി ജനറേറ്റുചെയ്യുന്നുample

ചിത്രം 4. Example ഡിസൈൻ ടാബ് എഫ്-ടൈൽ 25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP പാരാമീറ്റർ എഡിറ്ററിൽ

ഹാർഡ്‌വെയർ ഡിസൈൻ സൃഷ്ടിക്കാൻ ഈ ഘട്ടങ്ങൾ പാലിക്കുകampലെയും ടെസ്റ്റ് ബെഞ്ചും:

1. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷനിൽ ക്ലിക്ക് ചെയ്യുക File ➤ ഒരു പുതിയ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് സൃഷ്ടിക്കാൻ പുതിയ പ്രോജക്റ്റ് വിസാർഡ്, അല്ലെങ്കിൽ File ➤ നിലവിലുള്ള ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് തുറക്കാൻ പ്രോജക്റ്റ് തുറക്കുക. ഒരു ഉപകരണം വ്യക്തമാക്കാൻ വിസാർഡ് നിങ്ങളോട് ആവശ്യപ്പെടുന്നു.
2. IP കാറ്റലോഗിൽ, Agilex-നായി 25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP കണ്ടെത്തി തിരഞ്ഞെടുക്കുക. പുതിയ ഐപി വേരിയേഷൻ വിൻഡോ ദൃശ്യമാകുന്നു.
3. നിങ്ങളുടെ ഐപി വേരിയേഷനായി ഒരു ടോപ്പ് ലെവൽ പേര് വ്യക്തമാക്കി ശരി ക്ലിക്കുചെയ്യുക. പരാമീറ്റർ എഡിറ്റർ ഉയർന്ന തലത്തിലുള്ള .ip ചേർക്കുന്നു file നിലവിലെ പ്രോജക്‌റ്റിലേക്ക് സ്വയമേവ. .ip സ്വമേധയാ ചേർക്കാൻ നിങ്ങളോട് ആവശ്യപ്പെടുകയാണെങ്കിൽ file പ്രോജക്റ്റിലേക്ക്, Project ➤ Add/ Remove ക്ലിക്ക് ചെയ്യുക Fileചേർക്കുന്നതിനുള്ള പ്രോജക്റ്റിൽ എസ് file.
4. Intel Quartus Prime Pro Edition സോഫ്‌റ്റ്‌വെയറിൽ, നിങ്ങൾ ഉപകരണ ഫീൽഡിൽ ഒരു പ്രത്യേക Intel Agilex ഉപകരണം തിരഞ്ഞെടുക്കണം, അല്ലെങ്കിൽ Intel Quartus Prime സോഫ്‌റ്റ്‌വെയർ നിർദ്ദേശിക്കുന്ന ഡിഫോൾട്ട് ഉപകരണം സൂക്ഷിക്കുക.
   കുറിപ്പ്: ഹാർഡ്‌വെയർ ഡിസൈൻ മുൻampടാർഗെറ്റ് ബോർഡിലെ ഉപകരണം ഉപയോഗിച്ച് le തിരഞ്ഞെടുക്കൽ പുനരാലേഖനം ചെയ്യുന്നു. മുൻ ഡിസൈൻ മെനുവിൽ നിന്ന് നിങ്ങൾ ടാർഗെറ്റ് ബോർഡ് വ്യക്തമാക്കുകampEx ലെ ഓപ്ഷനുകൾampലെ ഡിസൈൻ ടാബ്.
5. ശരി ക്ലിക്ക് ചെയ്യുക. പാരാമീറ്റർ എഡിറ്റർ ദൃശ്യമാകുന്നു.
6. IP ടാബിൽ, നിങ്ങളുടെ IP കോർ വ്യതിയാനത്തിനായുള്ള പരാമീറ്ററുകൾ വ്യക്തമാക്കുക.
7. എക്സിയിൽampലെ ഡിസൈൻ ടാബ്, ഉദാampലെ ഡിസൈൻ Files, ടെസ്റ്റ്ബെഞ്ച് ജനറേറ്റ് ചെയ്യുന്നതിനുള്ള സിമുലേഷൻ ഓപ്‌ഷൻ തിരഞ്ഞെടുക്കുക, ഹാർഡ്‌വെയർ ഡിസൈൻ എക്‌സൈസ് സൃഷ്‌ടിക്കാൻ സിന്തസിസ് ഓപ്ഷൻ തിരഞ്ഞെടുക്കുകample. വെരിലോഗ് എച്ച്ഡിഎൽ മാത്രം fileകൾ സൃഷ്ടിക്കപ്പെടുന്നു.
   കുറിപ്പ്: പ്രവർത്തനക്ഷമമായ VHDL IP കോർ ലഭ്യമല്ല. നിങ്ങളുടെ ഐപി കോർ ഡിസൈനിനായി വെരിലോഗ് എച്ച്ഡിഎൽ മാത്രം വ്യക്തമാക്കുകample.
8. ടാർഗെറ്റ് ഡെവലപ്‌മെന്റ് കിറ്റിനായി, Agilex I-series Transceiver-SoC Dev Kit തിരഞ്ഞെടുക്കുക
9. സൃഷ്ടിക്കുക Ex ക്ലിക്ക് ചെയ്യുകample ഡിസൈൻ ബട്ടൺ. സെലക്ട് എക്സിample ഡിസൈൻ ഡയറക്ടറി വിൻഡോ ദൃശ്യമാകുന്നു.
10. നിങ്ങൾക്ക് ഡിസൈൻ പരിഷ്കരിക്കണമെങ്കിൽ മുൻample ഡയറക്ടറി പാത്ത് അല്ലെങ്കിൽ പ്രദർശിപ്പിച്ച സ്ഥിരസ്ഥിതികളിൽ നിന്നുള്ള പേര് (alt_e25_f_0_example_design), പുതിയ പാതയിലേക്ക് ബ്രൗസ് ചെയ്ത് പുതിയ ഡിസൈൻ ടൈപ്പ് ചെയ്യുകample ഡയറക്ടറിയുടെ പേര് (ample_dir>).
11. ശരി ക്ലിക്ക് ചെയ്യുക.

1.2.1. ഡിസൈൻ എക്സിampലെ പാരാമീറ്ററുകൾ
പട്ടിക 2. Ex ലെ പാരാമീറ്ററുകൾampലെ ഡിസൈൻ ടാബ്

പരാമീറ്റർ	വിവരണം
Exampലെ ഡിസൈൻ	ലഭ്യമാണ് മുൻample IP പാരാമീറ്റർ ക്രമീകരണങ്ങൾക്കായുള്ള ഡിസൈനുകൾ. ഏക-ചാനൽ മാത്രം മുൻample ഡിസൈൻ ഈ ഐപിയെ പിന്തുണയ്ക്കുന്നു.
Exampലെ ഡിസൈൻ Files	ദി fileവ്യത്യസ്‌ത വികസന ഘട്ടങ്ങൾക്കായി സൃഷ്‌ടിക്കുന്നതിനുള്ള എസ്. • സിമുലേഷൻ-ആവശ്യമായത് സൃഷ്ടിക്കുന്നു fileഎക്സിയെ അനുകരിക്കുന്നതിനുള്ള എസ്ampലെ ഡിസൈൻ. • സിന്തസിസ്-സിന്തസിസ് ഉണ്ടാക്കുന്നു fileഎസ്. ഇവ ഉപയോഗിക്കുക fileഹാർഡ്‌വെയർ പരിശോധനയ്‌ക്കായി ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയറിൽ ഡിസൈൻ കംപൈൽ ചെയ്യാനും സ്റ്റാറ്റിക് ടൈമിംഗ് അനാലിസിസ് നടത്താനും എസ്.
സൃഷ്ടിക്കുക File ഫോർമാറ്റ്	RTL-ന്റെ ഫോർമാറ്റ് fileസിമുലേഷൻ-വെരിലോഗ്.
ബോർഡ് തിരഞ്ഞെടുക്കുക	ഡിസൈൻ നടപ്പിലാക്കുന്നതിനുള്ള പിന്തുണയുള്ള ഹാർഡ്‌വെയർ. നിങ്ങൾ ഒരു Intel FPGA ഡെവലപ്‌മെന്റ് ബോർഡ് തിരഞ്ഞെടുക്കുമ്പോൾ, AGIB027R31B1E2VRO എന്ന ഉപകരണം മുൻ ഡിസൈനിനായി ടാർഗെറ്റ് ഉപകരണമായി ഉപയോഗിക്കുകampലെ ജനറേഷൻ. Agilex I-series Transceiver-SoC Dev Kit: ഈ ഓപ്ഷൻ നിങ്ങളെ മുൻ ഡിസൈൻ പരിശോധിക്കാൻ അനുവദിക്കുന്നുampതിരഞ്ഞെടുത്ത Intel FPGA IP ഡവലപ്മെന്റ് കിറ്റിൽ. ഈ ഓപ്‌ഷൻ AGIB027R31B1E2VRO-യുടെ ടാർഗെറ്റ് ഉപകരണം സ്വയമേവ തിരഞ്ഞെടുക്കുന്നു. നിങ്ങളുടെ ബോർഡ് പുനരവലോകനത്തിന് മറ്റൊരു ഉപകരണ ഗ്രേഡ് ഉണ്ടെങ്കിൽ, നിങ്ങൾക്ക് ടാർഗെറ്റ് ഉപകരണം മാറ്റാനാകും. ഒന്നുമില്ല: ഈ ഓപ്‌ഷൻ മുൻ ഡിസൈനിന്റെ ഹാർഡ്‌വെയർ വശങ്ങൾ ഒഴിവാക്കുന്നുample.

1.3 ടൈൽ സൃഷ്ടിക്കുന്നു Files

സപ്പോർട്ട്-ലോജിക് ജനറേഷൻ എന്നത് ടൈലുമായി ബന്ധപ്പെട്ടവ സൃഷ്ടിക്കാൻ ഉപയോഗിക്കുന്ന ഒരു പ്രീ-സിന്തസിസ് ഘട്ടമാണ് fileസിമുലേഷനും ഹാർഡ്‌വെയർ ഡിസൈനിനും ആവശ്യമാണ്. ടൈൽ നിർമ്മാണം എല്ലാവർക്കും ആവശ്യമാണ്
എഫ്-ടൈൽ അടിസ്ഥാനമാക്കിയുള്ള ഡിസൈൻ സിമുലേഷനുകൾ. സിമുലേഷന് മുമ്പ് നിങ്ങൾ ഈ ഘട്ടം പൂർത്തിയാക്കണം.

1. കമാൻഡ് പ്രോംപ്റ്റിൽ, നിങ്ങളുടെ എക്സിയിലെ compilation_test_design ഫോൾഡറിലേക്ക് നാവിഗേറ്റ് ചെയ്യുകampലെ ഡിസൈൻ: സിഡി /compilation_test_design.
2. ഇനിപ്പറയുന്ന കമാൻഡ് പ്രവർത്തിപ്പിക്കുക: quartus_tlg alt_eth_25g

1.4 എഫ്-ടൈൽ 25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ഡിസൈൻ അനുകരിക്കുന്നു 
Exampലെ ടെസ്റ്റ്ബെഞ്ച്
കമാൻഡ് പ്രോംപ്റ്റിൽ നിന്ന് ഒരു സിമുലേഷൻ സ്ക്രിപ്റ്റ് പ്രവർത്തിപ്പിച്ച് നിങ്ങൾക്ക് ഡിസൈൻ കംപൈൽ ചെയ്യാനും അനുകരിക്കാനും കഴിയും.

1. കമാൻഡ് പ്രോംപ്റ്റിൽ, ടെസ്റ്റ്ബെഞ്ച് സിമുലേറ്റിംഗ് വർക്കിംഗ് ഡയറക്ടറി മാറ്റുക: cdample_dir>/ex_25g/sim.
2. IP സെറ്റപ്പ് സിമുലേഷൻ പ്രവർത്തിപ്പിക്കുക:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

പട്ടിക 3. ടെസ്റ്റ്ബെഞ്ച് അനുകരിക്കുന്നതിനുള്ള നടപടികൾ

സിമുലേറ്റർ	നിർദ്ദേശങ്ങൾ
VCS*	കമാൻഡ് ലൈനിൽ, sh run_vcs.sh എന്ന് ടൈപ്പ് ചെയ്യുക
ക്വെസ്റ്റാസിം*	കമാൻഡ് ലൈനിൽ, vsim -do run_vsim.do -log എന്ന് ടൈപ്പ് ചെയ്യുകfile vsim.log QuestaSim GUI കൊണ്ടുവരാതെ അനുകരിക്കാൻ നിങ്ങൾ ആഗ്രഹിക്കുന്നുവെങ്കിൽ, vsim -c -do run_vsim.do -log എന്ന് ടൈപ്പ് ചെയ്യുകfile vsim.log
Cadence -Xcelium*	കമാൻഡ് ലൈനിൽ, sh run_xcelium.sh എന്ന് ടൈപ്പ് ചെയ്യുക

വിജയകരമായ ഒരു സിമുലേഷൻ ഇനിപ്പറയുന്ന സന്ദേശത്തോടെ അവസാനിക്കുന്നു:
സിമുലേഷൻ പാസ്സായി. അല്ലെങ്കിൽ ടെസ്റ്റ്ബെഞ്ച് പൂർത്തിയായി.
വിജയകരമായി പൂർത്തിയാക്കിയ ശേഷം, നിങ്ങൾക്ക് ഫലങ്ങൾ വിശകലനം ചെയ്യാൻ കഴിയും.
1.5 ഡിസൈൻ കംപൈൽ ചെയ്യുകയും കോൺഫിഗർ ചെയ്യുകയും ചെയ്യുന്നു Exampഹാർഡ്‌വെയറിൽ le
25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP കോർ പാരാമീറ്റർ എഡിറ്റർ മുൻ ഡിസൈൻ കംപൈൽ ചെയ്യാനും കോൺഫിഗർ ചെയ്യാനും നിങ്ങളെ അനുവദിക്കുന്നുampഒരു ടാർഗെറ്റ് ഡെവലപ്‌മെന്റ് കിറ്റിൽ.

ഒരു ഡിസൈൻ കംപൈൽ ചെയ്യുന്നതിനും കോൺഫിഗർ ചെയ്യുന്നതിനും മുൻampഹാർഡ്‌വെയറിൽ, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:

1. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ സമാരംഭിച്ച് ഡിസൈൻ കംപൈൽ ചെയ്യുന്നതിന് പ്രോസസ്സിംഗ് ➤ സ്റ്റാർട്ട് കംപൈലേഷൻ തിരഞ്ഞെടുക്കുക.
2. നിങ്ങൾ ഒരു SRAM ഒബ്‌ജക്റ്റ് സൃഷ്‌ടിച്ചതിന് ശേഷം file .sof, ഹാർഡ്‌വെയർ ഡിസൈൻ മുൻ പ്രോഗ്രാം ചെയ്യുന്നതിന് ഈ ഘട്ടങ്ങൾ പാലിക്കുകampIntel Agilex ഉപകരണത്തിൽ le:
   എ. ടൂൾസ് മെനുവിൽ, പ്രോഗ്രാമർ ക്ലിക്ക് ചെയ്യുക.
   ബി. പ്രോഗ്രാമറിൽ, ഹാർഡ്‌വെയർ സെറ്റപ്പ് ക്ലിക്ക് ചെയ്യുക.
   സി. ഒരു പ്രോഗ്രാമിംഗ് ഉപകരണം തിരഞ്ഞെടുക്കുക.
   ഡി. നിങ്ങളുടെ Intel Quartus Prime Pro എഡിഷൻ സെഷനിലേക്ക് Intel Agilex ബോർഡ് തിരഞ്ഞെടുത്ത് ചേർക്കുക.
   ഇ. മോഡ് J ആയി സജ്ജീകരിച്ചിട്ടുണ്ടെന്ന് ഉറപ്പാക്കുകTAG.
   എഫ്. Intel Agilex ഉപകരണം തിരഞ്ഞെടുത്ത് ഉപകരണം ചേർക്കുക ക്ലിക്കുചെയ്യുക. പ്രോഗ്രാമർ പ്രദർശിപ്പിക്കുന്നു
   നിങ്ങളുടെ ബോർഡിലെ ഉപകരണങ്ങൾ തമ്മിലുള്ള കണക്ഷനുകളുടെ ഒരു ബ്ലോക്ക് ഡയഗ്രം.
   ജി. നിങ്ങളുടെ .sof ഉള്ള വരിയിൽ, .sof എന്നതിനായുള്ള ബോക്‌സ് ചെക്ക് ചെയ്യുക.
   എച്ച്. പ്രോഗ്രാം/കോൺഫിഗർ കോളത്തിലെ ബോക്സ് ചെക്കുചെയ്യുക.
   ഐ. ആരംഭിക്കുക ക്ലിക്ക് ചെയ്യുക.

1.6 എഫ്-ടൈൽ 25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ഹാർഡ്‌വെയർ ഡിസൈൻ പരീക്ഷിക്കുന്നു Example
നിങ്ങൾ എഫ്-ടൈൽ 25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP കോർ ഡിസൈൻ കംപൈൽ ചെയ്ത ശേഷംampനിങ്ങളുടെ Intel Agilex ഉപകരണത്തിൽ ഇത് കോൺഫിഗർ ചെയ്യുക, IP കോർ പ്രോഗ്രാം ചെയ്യുന്നതിന് നിങ്ങൾക്ക് സിസ്റ്റം കൺസോൾ ഉപയോഗിക്കാം.
സിസ്റ്റം കൺസോൾ ഓണാക്കുന്നതിനും ഹാർഡ്‌വെയർ ഡിസൈൻ പരീക്ഷിക്കുന്നതിനും മുൻampലെ, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:

1. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയറിൽ, ടൂൾസ് ➤ സിസ്റ്റം തിരഞ്ഞെടുക്കുക
   ഡീബഗ്ഗിംഗ് ടൂളുകൾ ➤ സിസ്റ്റം കൺസോൾ സമാരംഭിക്കുന്നതിനുള്ള സിസ്റ്റം കൺസോൾ.
2. Tcl കൺസോൾ പാളിയിൽ, /hardware_test_design/hwtest എന്നതിലേക്ക് ഡയറക്ടറി മാറ്റാൻ cd hwtest എന്ന് ടൈപ്പ് ചെയ്യുക.
3. J-ലേക്ക് ഒരു കണക്ഷൻ തുറക്കാൻ source main.tcl എന്ന് ടൈപ്പ് ചെയ്യുകTAG മാസ്റ്റർ.

ഡിസൈൻ എക്‌സിന്റെ ഹാർഡ്‌വെയർ ടെസ്റ്റിംഗ് വിഭാഗത്തിലെ ടെസ്റ്റ് നടപടിക്രമം പിന്തുടരുകampസിസ്റ്റം കൺസോളിൽ പരിശോധനാ ഫലങ്ങൾ നിരീക്ഷിക്കുക.

എഫ്-ടൈൽ 25G ഇഥർനെറ്റ് ഡിസൈൻ എക്സ്ampIntel Agilex ഉപകരണങ്ങൾക്കായി le

എഫ്-ടൈൽ 25G ഇഥർനെറ്റ് ഡിസൈൻ മുൻample 25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP കോർ ഉപയോഗിച്ച് Intel Agilex ഉപകരണങ്ങൾക്കായി ഒരു ഇഥർനെറ്റ് പരിഹാരം കാണിക്കുന്നു.
ഡിസൈൻ സൃഷ്ടിക്കുക exampഎക്സിൽ നിന്ന് leamp25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP പാരാമീറ്റർ എഡിറ്ററിന്റെ ഡിസൈൻ ടാബ്. ഉപയോഗിച്ചോ അല്ലാതെയോ ഡിസൈൻ സൃഷ്ടിക്കാനും നിങ്ങൾക്ക് തിരഞ്ഞെടുക്കാം
Reed-Solomon ഫോർവേഡ് പിശക് തിരുത്തൽ (RS-FEC) സവിശേഷത.
2.1. സവിശേഷതകൾ

• 25G-യിൽ പ്രവർത്തിക്കുന്ന സിംഗിൾ ഇഥർനെറ്റ് ചാനലിനെ പിന്തുണയ്ക്കുന്നു.
• ഡിസൈൻ സൃഷ്ടിക്കുന്നു എക്സിampRS-FEC സവിശേഷതയുള്ള le.
• ടെസ്റ്റ് ബെഞ്ചും സിമുലേഷൻ സ്ക്രിപ്റ്റും നൽകുന്നു.
• ഐപി കോൺഫിഗറേഷനെ അടിസ്ഥാനമാക്കി എഫ്-ടൈൽ റഫറൻസും സിസ്റ്റം പിഎൽഎൽ ക്ലോക്കുകളും ഇന്റൽ എഫ്പിജിഎ ഐപിയും തൽക്ഷണം ചെയ്യുന്നു.

2.2 ഹാർഡ്‌വെയർ, സോഫ്റ്റ്‌വെയർ ആവശ്യകതകൾ
ഡിസൈൻ എക്‌സ് പരീക്ഷിക്കുന്നതിനായി ഇന്റൽ ഇനിപ്പറയുന്ന ഹാർഡ്‌വെയറും സോഫ്‌റ്റ്‌വെയറും ഉപയോഗിക്കുന്നുampഒരു ലിനക്സ് സിസ്റ്റത്തിൽ le:

• ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്റ്റ്‌വെയർ.
• സീമെൻസ്* EDA QuestaSim, Synopsys* VCS, Cadence Xcelium സിമുലേറ്റർ.
• ഹാർഡ്‌വെയർ പരിശോധനയ്ക്കായി Intel Agilex I-series Transceiver-SoC ഡെവലപ്‌മെന്റ് കിറ്റ് (AGIB027R31B1E2VRO).

2.3. പ്രവർത്തന വിവരണം
എഫ്-ടൈൽ 25G ഇഥർനെറ്റ് ഡിസൈൻ മുൻample-ൽ MAC+PCS+PMA കോർ വേരിയന്റ് അടങ്ങിയിരിക്കുന്നു. താഴെപ്പറയുന്ന ബ്ലോക്ക് ഡയഗ്രമുകൾ, F-tile 25G ഇഥർനെറ്റ് ഡിസൈൻ എക്സ്-ലെ MAC+PCS+PMA കോർ വേരിയന്റിന്റെ ഡിസൈൻ ഘടകങ്ങളും ടോപ്പ്-ലെവൽ സിഗ്നലുകളും കാണിക്കുന്നു.ample.
ചിത്രം 5. ബ്ലോക്ക് ഡയഗ്രം-എഫ്-ടൈൽ 25G ഇഥർനെറ്റ് ഡിസൈൻ എക്സ്ample (MAC+PCS+PMA കോർ വേരിയന്റ്)

2.3.1. ഡിസൈൻ ഘടകങ്ങൾ
പട്ടിക 4. ഡിസൈൻ ഘടകങ്ങൾ

ഘടകം	വിവരണം
എഫ്-ടൈൽ 25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP	ഇനിപ്പറയുന്ന കോൺഫിഗറേഷനോടുകൂടിയ MAC, PCS, Transceiver PHY എന്നിവ അടങ്ങിയിരിക്കുന്നു: • കോർ വേരിയന്റ്: MAC+PCS+PMA • ഒഴുക്ക് നിയന്ത്രണം പ്രവർത്തനക്ഷമമാക്കുക: ഓപ്ഷണൽ • ലിങ്ക് തകരാർ സൃഷ്ടിക്കൽ പ്രവർത്തനക്ഷമമാക്കുക: ഓപ്ഷണൽ • ആമുഖ പാസ്‌ത്രൂ പ്രവർത്തനക്ഷമമാക്കുക: ഓപ്ഷണൽ • സ്ഥിതിവിവരക്കണക്ക് ശേഖരണം പ്രവർത്തനക്ഷമമാക്കുക: ഓപ്ഷണൽ • MAC സ്റ്റാറ്റിസ്റ്റിക്സ് കൗണ്ടറുകൾ പ്രവർത്തനക്ഷമമാക്കുക: ഓപ്ഷണൽ • റഫറൻസ് ക്ലോക്ക് ഫ്രീക്വൻസി: 156.25 ഡിസൈനിനായി മുൻampRS-FEC ഫീച്ചറിനൊപ്പം, ഇനിപ്പറയുന്ന അധിക പാരാമീറ്റർ ക്രമീകരിച്ചിരിക്കുന്നു: • RS-FEC പ്രവർത്തനക്ഷമമാക്കുക: ഓപ്ഷണൽ
എഫ്-ടൈൽ റഫറൻസും സിസ്റ്റം PLL ക്ലോക്കുകളും ഇന്റൽ FPGA IP	F-ടൈൽ റഫറൻസും സിസ്റ്റം PLL ക്ലോക്കുകളും Intel FPGA IP പാരാമീറ്റർ എഡിറ്റർ ക്രമീകരണങ്ങൾ F-tile 25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP-യുടെ ആവശ്യകതകളുമായി വിന്യസിക്കുന്നു. നിങ്ങൾ ഡിസൈൻ സൃഷ്ടിക്കുകയാണെങ്കിൽ എക്സിampഉപയോഗിക്കുന്നു എക്സി ജനറേറ്റ് ചെയ്യുകampലെ ഡിസൈൻ IP പാരാമീറ്റർ എഡിറ്ററിലെ ബട്ടൺ, IP യാന്ത്രികമായി തൽക്ഷണം ചെയ്യുന്നു. നിങ്ങൾ നിങ്ങളുടെ സ്വന്തം ഡിസൈൻ സൃഷ്ടിക്കുകയാണെങ്കിൽ മുൻample, നിങ്ങൾ ഈ IP സ്വമേധയാ തൽക്ഷണം ചെയ്യുകയും എല്ലാ I/O പോർട്ടുകളും ബന്ധിപ്പിക്കുകയും വേണം. ഈ ഐപിയെക്കുറിച്ചുള്ള വിവരങ്ങൾക്ക്, റഫർ ചെയ്യുക എഫ്-ടൈൽ ആർക്കിടെക്ചർ, പിഎംഎ, എഫ്ഇസി ഡയറക്ട് പിഎച്ച്വൈ ഐപി ഉപയോക്തൃ ഗൈഡ്.
ക്ലയന്റ് ലോജിക്	ഇതിൽ അടങ്ങിയിരിക്കുന്നു: • ട്രാഫിക് ജനറേറ്റർ, പ്രക്ഷേപണത്തിനായി 25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP കോറിലേക്ക് ബർസ്റ്റ് പാക്കറ്റുകൾ സൃഷ്ടിക്കുന്നു. • 25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP കോറിൽ നിന്ന് വരുന്ന ബർസ്റ്റ് പാക്കറ്റുകൾ നിരീക്ഷിക്കുന്ന ട്രാഫിക് മോണിറ്റർ.
ഉറവിടവും അന്വേഷണവും	ഡീബഗ്ഗിംഗിനായി നിങ്ങൾക്ക് ഉപയോഗിക്കാവുന്ന സിസ്റ്റം റീസെറ്റ് ഇൻപുട്ട് സിഗ്നൽ ഉൾപ്പെടെയുള്ള ഉറവിട, പ്രോബ് സിഗ്നലുകൾ.

ബന്ധപ്പെട്ട വിവരങ്ങൾ
എഫ്-ടൈൽ ആർക്കിടെക്ചർ, പിഎംഎ, എഫ്ഇസി ഡയറക്ട് പിഎച്ച്വൈ ഐപി ഉപയോക്തൃ ഗൈഡ്

സിമുലേഷൻ

ടെസ്റ്റ്ബെഞ്ച് IP കോറിലൂടെ ട്രാഫിക് അയയ്‌ക്കുന്നു, IP കോറിന്റെ ട്രാൻസ്മിറ്റ് സൈഡും സ്വീകരിക്കുന്ന വശവും വ്യായാമം ചെയ്യുന്നു.
2.4.1. ടെസ്റ്റ് ബെഞ്ച്
ചിത്രം 6. എഫ്-ടൈൽ 25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ഡിസൈൻ എക്സിന്റെ ബ്ലോക്ക് ഡയഗ്രംampലെ സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച്

പട്ടിക 5. ടെസ്റ്റ്ബെഞ്ച് ഘടകങ്ങൾ

ഘടകം	വിവരണം
ഉപകരണം പരീക്ഷണത്തിലാണ് (DUT)	25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP കോർ.
ഇഥർനെറ്റ് പാക്കറ്റ് ജനറേറ്ററും പാക്കറ്റ് മോണിറ്ററും	• പാക്കറ്റ് ജനറേറ്റർ ഫ്രെയിമുകൾ സൃഷ്ടിക്കുകയും DUT-ലേക്ക് കൈമാറുകയും ചെയ്യുന്നു. • പാക്കറ്റ് മോണിറ്റർ TX, RX ഡാറ്റാപാത്തുകൾ നിരീക്ഷിക്കുകയും സിമുലേറ്റർ കൺസോളിൽ ഫ്രെയിമുകൾ പ്രദർശിപ്പിക്കുകയും ചെയ്യുന്നു.
എഫ്-ടൈൽ റഫറൻസും സിസ്റ്റം PLL ക്ലോക്കുകളും ഇന്റൽ FPGA IP	ട്രാൻസ്‌സീവറും സിസ്റ്റം PLL റഫറൻസ് ക്ലോക്കുകളും ജനറേറ്റുചെയ്യുന്നു.

2.4.2. സിമുലേഷൻ ഡിസൈൻ എക്സിampലെ ഘടകങ്ങൾ
പട്ടിക 6. എഫ്-ടൈൽ 25G ഇഥർനെറ്റ് ഡിസൈൻ എക്സ്ampലെ ടെസ്റ്റ്ബെഞ്ച് File വിവരണങ്ങൾ

File പേര്	വിവരണം
ടെസ്റ്റ് ബെഞ്ചും സിമുലേഷനും Files
അടിസ്ഥാന_avl_tb_top.v	ഉയർന്ന തലത്തിലുള്ള ടെസ്റ്റ് ബെഞ്ച് file. ടെസ്റ്റ്ബെഞ്ച് DUT-നെ ഇൻസ്റ്റന്റ് ചെയ്യുന്നു, ഡിസൈൻ ഘടകങ്ങളിലും ക്ലയന്റ് ലോജിക്കിലും Avalon® മെമ്മറി-മാപ്പ് ചെയ്ത കോൺഫിഗറേഷൻ നടത്തുന്നു, കൂടാതെ 25G Ethernet Intel FPGA IP-യിലേക്കോ അതിൽ നിന്നോ പാക്കറ്റ് അയയ്ക്കുകയും സ്വീകരിക്കുകയും ചെയ്യുന്നു.
ടെസ്റ്റ്ബെഞ്ച് സ്ക്രിപ്റ്റുകൾ
തുടർന്നു…

File പേര്	വിവരണം
run_vsim.do	ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള മോഡൽസിം സ്ക്രിപ്റ്റ്.
run_vcs.sh	ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള സിനോപ്സിസ് VCS സ്ക്രിപ്റ്റ്.
run_xcelium.sh	ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള Cadence Xcelium സ്ക്രിപ്റ്റ്.

2.4.3. ടെസ്റ്റ് കേസ്
സിമുലേഷൻ ടെസ്റ്റ് കേസ് ഇനിപ്പറയുന്ന പ്രവർത്തനങ്ങൾ ചെയ്യുന്നു:

1. എഫ്-ടൈൽ 25G ഇഥർനെറ്റ് ഇന്റൽ എഫ്പിജിഎ ഐപിയും എഫ്-ടൈൽ റഫറൻസും സിസ്റ്റം പിഎൽഎൽ ക്ലോക്കുകളും ഇന്റൽ എഫ്പിജിഎ ഐപിയും ഉടനടി നൽകുന്നു.
2. RX ക്ലോക്കും PHY സ്റ്റാറ്റസ് സിഗ്നലും തീർക്കാൻ കാത്തിരിക്കുന്നു.
3. PHY സ്റ്റാറ്റസ് പ്രിന്റ് ചെയ്യുന്നു.
4. സാധുവായ 10 ഡാറ്റ അയയ്ക്കുകയും സ്വീകരിക്കുകയും ചെയ്യുന്നു.
5. ഫലങ്ങൾ വിശകലനം ചെയ്യുന്നു. വിജയകരമായ ടെസ്റ്റ്ബെഞ്ച് "ടെസ്റ്റ്ബെഞ്ച് പൂർത്തിയായി" പ്രദർശിപ്പിക്കുന്നു.

ഇനിപ്പറയുന്ന എസ്ample ഔട്ട്പുട്ട് ഒരു വിജയകരമായ സിമുലേഷൻ ടെസ്റ്റ് റൺ വ്യക്തമാക്കുന്നു:

സമാഹാരം

ഡിസൈൻ എക്സ് കംപൈൽ ചെയ്യുന്നതിനും കോൺഫിഗർ ചെയ്യുന്നതിനുമുള്ള നടപടിക്രമം പിന്തുടരുകampഡിസൈൻ കംപൈൽ ചെയ്യാനും കോൺഫിഗർ ചെയ്യാനും ഹാർഡ്‌വെയറിൽ leampതിരഞ്ഞെടുത്ത ഹാർഡ്‌വെയറിൽ le.
കംപൈലേഷൻ-ഒൺലി ഡിസൈൻ എക്സ് ഉപയോഗിച്ച് നിങ്ങൾക്ക് റിസോഴ്സ് വിനിയോഗവും Fmax ഉം കണക്കാക്കാംample. എന്നതിലെ സ്റ്റാർട്ട് കംപൈലേഷൻ കമാൻഡ് ഉപയോഗിച്ച് നിങ്ങൾക്ക് നിങ്ങളുടെ ഡിസൈൻ കംപൈൽ ചെയ്യാം
ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്റ്റ്‌വെയറിലെ പ്രോസസ്സിംഗ് മെനു. ഒരു വിജയകരമായ സമാഹാരം സമാഹാര റിപ്പോർട്ട് സംഗ്രഹം സൃഷ്ടിക്കുന്നു.
കൂടുതൽ വിവരങ്ങൾക്ക്, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ ഉപയോക്തൃ ഗൈഡിലെ ഡിസൈൻ കംപൈലേഷൻ കാണുക.
ബന്ധപ്പെട്ട വിവരങ്ങൾ

• ഡിസൈൻ കംപൈൽ ചെയ്യുകയും കോൺഫിഗർ ചെയ്യുകയും ചെയ്യുന്നു Exampപേജ് 7-ലെ ഹാർഡ്‌വെയറിൽ
• ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ ഉപയോക്തൃ ഗൈഡിലെ ഡിസൈൻ കംപൈലേഷൻ

2.6 ഹാർഡ്‌വെയർ പരിശോധന
ഹാർഡ്‌വെയർ ഡിസൈനിൽ മുൻampലെ, നിങ്ങൾക്ക് ഇന്റേണൽ സീരിയൽ ലൂപ്പ്ബാക്ക് മോഡിൽ IP കോർ പ്രോഗ്രാം ചെയ്യാനും സ്വീകരിക്കുന്ന വശത്തിലൂടെ തിരികെ ലൂപ്പ് ചെയ്യുന്ന ട്രാൻസ്മിറ്റ് ഭാഗത്ത് ട്രാഫിക് സൃഷ്ടിക്കാനും കഴിയും.
മുൻ ഡിസൈൻ പരീക്ഷിക്കുന്നതിന് നൽകിയിരിക്കുന്ന അനുബന്ധ വിവര ലിങ്കിലെ നടപടിക്രമം പിന്തുടരുകampതിരഞ്ഞെടുത്ത ഹാർഡ്‌വെയറിൽ le.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
എഫ്-ടൈൽ 25G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ഹാർഡ്‌വെയർ ഡിസൈൻ പരീക്ഷിക്കുന്നു Example പേജ് 8-ൽ
2.6.1. ടെസ്റ്റ് നടപടിക്രമം
മുൻ ഡിസൈൻ പരീക്ഷിക്കാൻ ഈ ഘട്ടങ്ങൾ പാലിക്കുകampഹാർഡ്‌വെയറിൽ:

1. ഈ ഡിസൈനിനായി നിങ്ങൾ ഹാർഡ്‌വെയർ പരിശോധന നടത്തുന്നതിന് മുമ്പ്ampലെ, നിങ്ങൾ സിസ്റ്റം റീസെറ്റ് ചെയ്യണം:
   എ. ഡിഫോൾട്ട് സോഴ്‌സിനും പ്രോബ് ജിയുഐക്കുമായി ടൂളുകൾ ➤ ഇൻ-സിസ്റ്റം സോഴ്‌സ് & പ്രോബ്സ് എഡിറ്റർ ടൂൾ ക്ലിക്ക് ചെയ്യുക.
   ബി. റീസെറ്റുകൾ പ്രയോഗിക്കുന്നതിന് സിസ്റ്റം റീസെറ്റ് സിഗ്നൽ (ഉറവിടം[3:0]) 7 മുതൽ 8 വരെ ടോഗിൾ ചെയ്യുക, സിസ്റ്റം റീസെറ്റ് അവസ്ഥയിൽ നിന്ന് സിസ്റ്റം വിടുവിക്കാൻ സിസ്റ്റം റീസെറ്റ് സിഗ്നൽ 7 ലേക്ക് തിരികെ നൽകുക.
   സി. പ്രോബ് സിഗ്നലുകൾ നിരീക്ഷിച്ച് സ്റ്റാറ്റസ് സാധുതയുള്ളതാണെന്ന് ഉറപ്പാക്കുക.
2. സിസ്റ്റം കൺസോളിൽ, hwtest ഫോൾഡറിലേക്ക് നാവിഗേറ്റ് ചെയ്യുക, ഒരു J തിരഞ്ഞെടുക്കാൻ source main.tcl എന്ന കമാൻഡ് പ്രവർത്തിപ്പിക്കുക.TAG മാസ്റ്റർ. സ്ഥിരസ്ഥിതിയായി, ആദ്യത്തെ ജെTAG മാസ്റ്റർ ഓൺ ജെTAG ചെയിൻ തിരഞ്ഞെടുത്തു. തിരഞ്ഞെടുക്കാൻ ജെTAG Intel Agilex ഉപകരണങ്ങൾക്കുള്ള മാസ്റ്റർ, ഈ കമാൻഡ് പ്രവർത്തിപ്പിക്കുക: set_jtag <number of appropriate JTAG മാസ്റ്റർ>. ഉദാampലെ: set_jtag 1.
3. സീരിയൽ ലൂപ്പ്ബാക്ക് ടെസ്റ്റ് ആരംഭിക്കുന്നതിന് സിസ്റ്റം കൺസോളിൽ ഇനിപ്പറയുന്ന കമാൻഡുകൾ പ്രവർത്തിപ്പിക്കുക:

പട്ടിക 7. കമാൻഡ് പാരാമീറ്ററുകൾ

പരാമീറ്റർ	വിവരണം	Example ഉപയോഗം
chkphy_status	ക്ലോക്ക് ഫ്രീക്വൻസികളും PHY ലോക്ക് നിലയും പ്രദർശിപ്പിക്കുന്നു.	% chkphy_status 0 # ലിങ്കിന്റെ നില പരിശോധിക്കുക 0
chkmac_stats	MAC സ്റ്റാറ്റിസ്റ്റിക്സ് കൗണ്ടറുകളിൽ മൂല്യങ്ങൾ പ്രദർശിപ്പിക്കുന്നു.	% chkmac_stats 0 # ലിങ്ക് 0-ന്റെ mac സ്റ്റാറ്റിസ്റ്റിക്സ് കൗണ്ടർ പരിശോധിക്കുന്നു
എല്ലാ_ സ്ഥിതിവിവരക്കണക്കുകളും വ്യക്തമാക്കുക	ഐപി കോർ സ്റ്റാറ്റിസ്റ്റിക്സ് കൗണ്ടറുകൾ മായ്‌ക്കുന്നു.	% clear_all_stats 0 # ലിങ്ക് 0 ന്റെ സ്ഥിതിവിവരക്കണക്ക് കൗണ്ടർ മായ്‌ക്കുന്നു
start_gen	പാക്കറ്റ് ജനറേറ്റർ ആരംഭിക്കുന്നു.	% start_gen 0 # ലിങ്ക് 0-ൽ പാക്കറ്റ് ജനറേഷൻ ആരംഭിക്കുക
നിർത്തുക	പാക്കറ്റ് ജനറേറ്റർ നിർത്തുന്നു.	% stop_gen 0 # ലിങ്ക് 0-ൽ പാക്കറ്റ് ജനറേഷൻ നിർത്തുക
ലൂപ്പ്_ഓൺ	ആന്തരിക സീരിയൽ ലൂപ്പ്ബാക്ക് ഓണാക്കുന്നു.	% loop_on 0 # ലിങ്ക് 0-ൽ ആന്തരിക ലൂപ്പ്ബാക്ക് ഓണാക്കുക
ലൂപ്പ്_ഓഫ്	ആന്തരിക സീരിയൽ ലൂപ്പ്ബാക്ക് ഓഫാക്കുന്നു.	% loop_off 0 # ലിങ്ക് 0-ൽ ആന്തരിക ലൂപ്പ്ബാക്ക് ഓഫാക്കുക
reg_read	എന്നതിലെ IP കോർ രജിസ്റ്റർ മൂല്യം നൽകുന്നു .	% reg_read 0x402 # ലിങ്ക് 402 യുടെ 0 എന്ന വിലാസത്തിൽ IP CSR രജിസ്റ്റർ വായിക്കുക
reg_write	എഴുതുന്നു വിലാസത്തിലെ IP കോർ രജിസ്റ്ററിലേക്ക് .	% reg_write 0x401 0x1 # ലിങ്ക് 0 ന്റെ 1 എന്ന വിലാസത്തിൽ IP CSR സ്ക്രാച്ച് രജിസ്റ്ററിലേക്ക് 401x0 എഴുതുക

എ. loop_on എന്ന് ടൈപ്പ് ചെയ്യുക ആന്തരിക സീരിയൽ ലൂപ്പ്ബാക്ക് മോഡ് ഓണാക്കാൻ.
ബി. chkphy_status എന്ന് ടൈപ്പ് ചെയ്യുക PHY യുടെ നില പരിശോധിക്കാൻ. സ്ഥിരതയുള്ള ഒരു ലിങ്കിനായി TXCLK, RXCLK, RX സ്റ്റാറ്റസിന് താഴെ കാണിച്ചിരിക്കുന്ന അതേ മൂല്യങ്ങൾ ഉണ്ടായിരിക്കണം:

സി. clear_all_stats എന്ന് ടൈപ്പ് ചെയ്യുക TX, RX സ്റ്റാറ്റിസ്റ്റിക്സ് രജിസ്റ്ററുകൾ മായ്ക്കാൻ.
ഡി. start_gen എന്ന് ടൈപ്പ് ചെയ്യുക പാക്കറ്റ് ഉത്പാദനം ആരംഭിക്കാൻ.
ഇ. stop_gen എന്ന് ടൈപ്പ് ചെയ്യുക പാക്കറ്റ് ഉത്പാദനം നിർത്താൻ.
എഫ്. chkmac_stats എന്ന് ടൈപ്പ് ചെയ്യുക TX, RX സ്റ്റാറ്റിസ്റ്റിക്സ് കൗണ്ടറുകൾ വായിക്കാൻ. അത് ഉറപ്പാക്കുക:
ഐ. ട്രാൻസ്മിറ്റ് ചെയ്ത പാക്കറ്റ് ഫ്രെയിമുകൾ സ്വീകരിച്ച പാക്കറ്റ് ഫ്രെയിമുകളുമായി പൊരുത്തപ്പെടുന്നു.
ii. പിശക് ഫ്രെയിമുകളൊന്നും ലഭിച്ചിട്ടില്ല.
ജി. loop_off എന്ന് ടൈപ്പ് ചെയ്യുക ആന്തരിക സീരിയൽ ലൂപ്പ്ബാക്ക് ഓഫ് ചെയ്യാൻ.
ചിത്രം 7. Sample ടെസ്റ്റ് ഔട്ട്പുട്ട്-TX, RX സ്റ്റാറ്റിസ്റ്റിക്സ് കൗണ്ടറുകൾ

എഫ്-ടൈൽ 25G ഇഥർനെറ്റിനായുള്ള ഡോക്യുമെന്റ് റിവിഷൻ ഹിസ്റ്ററി FPGA IP ഡിസൈൻ Exampലെ ഉപയോക്തൃ ഗൈഡ്

പ്രമാണ പതിപ്പ്	ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ്	IP പതിപ്പ്	മാറ്റങ്ങൾ
2022.10.14	22.3	1.0.0	പ്രാരംഭ റിലീസ്.

ഇന്റൽ കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. ഇന്റൽ, ഇന്റൽ ലോഗോ, മറ്റ് ഇന്റൽ മാർക്കുകൾ എന്നിവ ഇന്റൽ കോർപ്പറേഷന്റെയോ അതിന്റെ അനുബന്ധ സ്ഥാപനങ്ങളുടെയോ വ്യാപാരമുദ്രകളാണ്. ഇന്റലിന്റെ സ്റ്റാൻഡേർഡ് വാറന്റിക്ക് അനുസൃതമായി അതിന്റെ FPGA, അർദ്ധചാലക ഉൽപ്പന്നങ്ങളുടെ പ്രകടനം നിലവിലെ സ്പെസിഫിക്കേഷനുകളിലേക്ക് Intel വാറന്റ് ചെയ്യുന്നു, എന്നാൽ അറിയിപ്പ് കൂടാതെ ഏത് സമയത്തും ഏത് ഉൽപ്പന്നങ്ങളിലും സേവനങ്ങളിലും മാറ്റങ്ങൾ വരുത്താനുള്ള അവകാശം നിക്ഷിപ്തമാണ്. Intel രേഖാമൂലം രേഖാമൂലം സമ്മതിച്ചതല്ലാതെ ഇവിടെ വിവരിച്ചിരിക്കുന്ന ഏതെങ്കിലും വിവരങ്ങളുടെയോ ഉൽപ്പന്നത്തിന്റെയോ സേവനത്തിന്റെയോ ആപ്ലിക്കേഷനിൽ നിന്നോ ഉപയോഗത്തിൽ നിന്നോ ഉണ്ടാകുന്ന ഉത്തരവാദിത്തമോ ബാധ്യതയോ Intel ഏറ്റെടുക്കുന്നില്ല. ഏതെങ്കിലും പ്രസിദ്ധീകരിച്ച വിവരങ്ങളെ ആശ്രയിക്കുന്നതിന് മുമ്പും ഉൽപ്പന്നങ്ങൾക്കോ ​​സേവനങ്ങൾക്കോ ​​​​ഓർഡറുകൾ നൽകുന്നതിനുമുമ്പ് ഉപകരണ സവിശേഷതകളുടെ ഏറ്റവും പുതിയ പതിപ്പ് നേടുന്നതിന് ഇന്റൽ ഉപഭോക്താക്കളോട് നിർദ്ദേശിക്കുന്നു. *മറ്റ് പേരുകളും ബ്രാൻഡുകളും മറ്റുള്ളവരുടെ സ്വത്തായി അവകാശപ്പെടാം.
ഐഎസ്ഒ
9001:2015
രജിസ്റ്റർ ചെയ്തു

ഓൺലൈൻ പതിപ്പ്
ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക
ഐഡി: 750200
പതിപ്പ്: 2022.10.14

പ്രമാണങ്ങൾ / വിഭവങ്ങൾ

intel F-Tile 25G ഇഥർനെറ്റ് FPGA IP ഡിസൈൻ എക്സ്ample [pdf] ഉപയോക്തൃ ഗൈഡ് F-Tile 25G ഇഥർനെറ്റ് FPGA IP ഡിസൈൻ എക്സിample, F-Tile 25G, F-Tile 25G ഇഥർനെറ്റ് FPGA, FPGA IP ഡിസൈൻ എക്സ്ample, IP ഡിസൈൻ എക്സിampലെ, 750200

റഫറൻസുകൾ

• ഉപയോക്തൃ മാനുവൽ