F-Tile Interlaken Intel FPGA IP 디자인 Example
빠른 시작 가이드
F-Tile Interlaken Intel® FPGA IP 코어는 시뮬레이션 테스트 벤치를 제공합니다. 하드웨어 디자인 예amp컴파일 및 하드웨어 테스트를 지원하는 파일은 Intel Quartus® Prime Pro Edition 소프트웨어 버전 21.4에서 사용할 수 있습니다. 예를 들어 디자인을 생성할 때amp파일, 매개변수 편집기는 자동으로 file디자인을 시뮬레이션, 컴파일 및 테스트하는 데 필요합니다.
테스트벤치 및 디자인 example는 F-타일 장치에 대해 NRZ 및 PAM4 모드를 지원합니다. F-Tile Interlaken Intel FPGA IP 코어는 디자인 ex를 생성합니다.amp레인 수 및 데이터 속도의 지원되는 다음 조합에 대한 파일.
레인 수와 데이터 속도의 IP 지원 조합
다음 조합은 Intel Quartus Prime Pro Edition 소프트웨어 버전 21.3에서 지원됩니다. 다른 모든 조합은 Intel Quartus Prime Pro Edition의 향후 버전에서 지원됩니다.
|
차선 수 |
레인 속도(Gbps) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | 예 | – | 예 | 예 | – |
| 6 | – | – | – | 예 | 예 |
| 8 | – | – | 예 | 예 | – |
| 10 | – | – | 예 | 예 | – |
| 12 | – | 예 | 예 | 예 | – |
그림 1. Design Ex의 개발 단계ample
메모: 하드웨어 편집 및 테스트는 Intel Quartus Prime Pro Edition 소프트웨어 버전 21.4에서 사용할 수 있습니다.
F-Tile Interlaken Intel FPGA IP 코어 디자인 examp파일은 다음 기능을 지원합니다.
- 내부 TX-RX 직렬 루프백 모드
- 고정 크기 패킷 자동 생성
- 기본 패킷 검사 기능
- 시스템 콘솔을 사용하여 재테스트 목적으로 설계를 재설정하는 기능
그림 2. 높은 수준의 블록 다이어그램
관련 정보
- F-Tile Interlaken Intel FPGA IP 사용 설명서
- F-Tile Interlaken Intel FPGA IP 릴리스 노트
하드웨어 및 소프트웨어 요구 사항
ex를 테스트하려면amp설계를 위해 다음 하드웨어 및 소프트웨어를 사용하십시오.
- Intel Quartus Prime Pro Edition 소프트웨어 버전 21.3
- 시스템 콘솔
- 지원되는 시뮬레이터:
- 시놉시스* VCS*
- 시놉시스 VCS MX
- Siemens* EDA ModelSim* SE 또는 Questa*
메모: 디자인 ex를 위한 하드웨어 지원amp파일은 Intel Quartus Prime Pro Edition 소프트웨어 버전 21.4에서 사용할 수 있습니다.
디자인 생성
그림 3. 절차
디자인 ex를 생성하려면 다음 단계를 따르십시오.amp파일 및 테스트벤치:
- Intel Quatus Prime Pro Edition 소프트웨어에서 다음을 클릭합니다. File ➤ 새 프로젝트 마법사를 사용하여 새 Intel Quartus Prime 프로젝트를 생성하거나 File ➤ 프로젝트를 열어 기존 Intel Quartus Prime 프로젝트를 엽니다. 마법사는 장치를 지정하라는 메시지를 표시합니다.
- 장치 제품군 Agilex를 지정하고 F-Tile이 있는 장치를 설계에 선택하십시오.
- IP 카탈로그에서 F-Tile Interlaken Intel FPGA IP를 찾아 두 번 클릭합니다. 새 IP 변형 창이 나타납니다.
- 최상위 이름 지정 사용자 지정 IP 변형에 대해. 매개변수 편집기는 IP 변형 설정을 file 명명 된 .ip.
- 확인을 클릭합니다. 매개변수 편집기가 나타납니다.
그림 4. 예amp디자인 탭
6. IP 탭에서 IP 코어 변형에 대한 매개변수를 지정합니다.
7. 엑스에서amp디자인 탭에서 시뮬레이션 옵션을 선택하여 테스트벤치를 생성합니다.
참고: Synthesis 옵션은 하드웨어 예를 위한 것입니다.amp파일 디자인은 Intel Quartus Prime Pro Edition 소프트웨어 버전 21.4에서 사용할 수 있습니다.
8. 생성된 HDL 형식의 경우 Verilog 및 VHDL 옵션을 모두 사용할 수 있습니다.
9. Ex 생성을 클릭합니다.amp르 디자인. 더 셀렉트 엑스amp디자인 디렉토리 창이 나타납니다.
10. 디자인을 수정하고 싶다면 examp표시된 기본값의 파일 디렉토리 경로 또는 이름(ilk_f_0_example_design), 새 경로를 찾아 새 디자인 ex를 입력합니다.amp파일 디렉토리 이름.
11. 확인을 클릭하십시오.
메모: F-Tile Interlaken Intel FPGA IP 디자인 examp파일에서 SystemPLL은 자동으로 인스턴스화되고 F-Tile Interlaken Intel FPGA IP 코어에 연결됩니다. 디자인 ex의 SystemPLL 계층 경로amp르:
example_design.test_env_inst.test_dut.dut.pll
디자인 ex의 SystemPLLample는 트랜시버와 동일한 156.26MHz 기준 클럭을 공유합니다.
디렉토리 구조
F-Tile Interlaken Intel FPGA IP 코어는 다음을 생성합니다. files 디자인 전amp르 :
그림 5. 디렉토리 구조
표 2. 하드웨어 설계 예ample File 설명
이것들 files는ample_installation_dir>/ilk_f_0_example_design 디렉토리.
| File 이름 | 설명 |
| example_design.qpf | 인텔 Quatus 프라임 프로젝트 file. |
| example_design.qsf | Intel Quatus Prime 프로젝트 설정 file |
| example_design.sdc jtag_timing_template.sdc | Synopsys 설계 제약 file. 자신의 디자인을 위해 복사 및 수정할 수 있습니다. |
| sysconsole_testbench.tcl | 기본 file 시스템 콘솔 액세스용 |
메모: 디자인 ex를 위한 하드웨어 지원amp파일은 Intel Quartus Prime Pro Edition 소프트웨어 버전 21.4에서 사용할 수 있습니다.
표 3. 테스트벤치 File 설명
이것 file 에ample_installation_dir>/ilk_f_0_example_design/example_design/rtl 디렉토리.
| File 이름 | 설명 |
| top_tb.sv | 최상위 테스트벤치 file. |
표 4. 테스트벤치 스크립트
이것들 files는ample_installation_dir>/ilk_f_0_example_design/example_design/테스트벤치 디렉토리
| File 이름 | 설명 |
| run_vcs.sh | 테스트벤치를 실행하기 위한 Synopsys VCS 스크립트. |
| run_vcsmx.sh | 테스트벤치를 실행하기 위한 Synopsys VCS MX 스크립트. |
| run_mentor.tcl | 테스트벤치를 실행하기 위한 Siemens EDA ModelSim SE 또는 Questa 스크립트. |
Design Ex 시뮬레이션amp르 테스트벤치
그림 6. 절차
테스트 벤치를 시뮬레이션하려면 다음 단계를 따르십시오.
- 명령 프롬프트에서 테스트벤치 시뮬레이션 디렉터리로 변경합니다. 디렉토리 경로는ample_installation_dir>/example_design/테스트벤치.
- 선택한 지원 시뮬레이터에 대한 시뮬레이션 스크립트를 실행합니다. 스크립트는 시뮬레이터에서 테스트벤치를 컴파일하고 실행합니다. 스크립트는 시뮬레이션이 완료된 후 SOP 및 EOP 수가 일치하는지 확인해야 합니다.
표 5. 시뮬레이션 실행 단계
| 모의 실험 장치 | 지침 |
|
브이씨에스(VCS) |
명령줄에 다음을 입력합니다.
sh run_vcs.sh |
|
VCS MX |
명령줄에 다음을 입력합니다.
sh run_vcsmx.sh |
|
ModelSim SE 또는 Questa |
명령줄에 다음을 입력합니다.
vsim -do run_mentor.tcl ModelSim GUI를 불러오지 않고 시뮬레이션하려면 다음을 입력하십시오.
vsim -c -do run_mentor.tcl |
3. 결과를 분석합니다. 성공적인 시뮬레이션은 패킷을 송수신하고 "Test PASSED"를 표시합니다.
디자인 ex를 위한 테스트벤치ample는 다음 작업을 완료합니다.
- F-Tile Interlaken Intel FPGA IP 코어를 인스턴스화합니다.
- PHY 상태를 인쇄합니다.
- 메타프레임 동기화(SYNC_LOCK) 및 단어(블록) 경계(WORD_LOCK)를 확인합니다.
- 개별 레인이 잠기고 정렬될 때까지 기다립니다.
- 패킷 전송을 시작합니다.
- 패킷 통계를 확인합니다.
- CRC24 오류
- 표준운영절차(SOP)
- EOP
다음은amp파일 출력은 성공적인 시뮬레이션 테스트 실행을 보여줍니다.
디자인 Ex 컴파일ample
- 전 보장ample 디자인 생성이 완료되었습니다.
- Intel Quartus Prime Pro Edition 소프트웨어에서 Intel Quartus Prime 프로젝트를 엽니다.ample_installation_dir>/example_design.qpf>.
- 처리 메뉴에서 컴파일 시작을 클릭합니다.
디자인 전amp르 설명
디자인 전amp파일은 Interlaken IP 코어의 기능을 보여줍니다.
디자인 전amp파일 구성 요소
전직amp설계는 시스템과 PLL 참조 클럭 및 필요한 설계 구성 요소를 연결합니다. 전amp파일 설계는 내부 루프백 모드에서 IP 코어를 구성하고 IP 코어 TX 사용자 데이터 전송 인터페이스에서 패킷을 생성합니다. IP 코어는 트랜시버를 통해 내부 루프백 경로에서 이러한 패킷을 보냅니다.
IP 코어 수신기가 루프백 경로에서 패킷을 수신한 후 Interlaken 패킷을 처리하고 RX 사용자 데이터 전송 인터페이스에서 전송합니다. 전amp파일 설계는 수신 및 전송된 패킷이 일치하는지 확인합니다.
F-Tile Interlaken Intel IP 디자인 examp파일에는 다음 구성 요소가 포함됩니다.
- F-Tile 인터라켄 인텔 FPGA IP 코어
- 패킷 생성기 및 패킷 검사기
- F-Tile 참조 및 시스템 PLL 클럭 Intel FPGA IP 코어
인터페이스 신호
표 6. 설계 Examp인터페이스 신호
| 포트 이름 | 방향 | 너비(비트) | 설명 |
|
mgmt_clk |
입력 |
1 |
시스템 클럭 입력. 클록 주파수는 100MHz여야 합니다. |
|
pll_ref_clk |
입력 |
1 |
트랜시버 기준 클럭. RX CDR PLL을 구동합니다. |
| rx_핀 | 입력 | 차선 수 | 수신기 SERDES 데이터 핀. |
| tx_핀 | 산출 | 차선 수 | SERDES 데이터 핀을 전송합니다. |
| rx_핀_n(1) | 입력 | 차선 수 | 수신기 SERDES 데이터 핀. |
| tx_pin_n(1) | 산출 | 차선 수 | SERDES 데이터 핀을 전송합니다. |
|
mac_clk_pll_ref |
입력 |
1 |
이 신호는 PLL에 의해 구동되어야 하며 pll_ref_clk를 구동하는 동일한 클록 소스를 사용해야 합니다.
이 신호는 PAM4 모드 장치 변형에서만 사용할 수 있습니다. |
| usr_pb_reset_n | 입력 | 1 | 시스템 리셋 |
(1) PAM4 변형에서만 사용할 수 있습니다.
인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. Intel은 Intel의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 현재 사양으로 보증하지만 언제든지 통지 없이 제품 및 서비스를 변경할 수 있는 권한을 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 응용 프로그램 또는 사용으로 인해 발생하는 책임을 지지 않습니다. 인텔 고객은 게시된 정보에 의존하기 전에 그리고 제품이나 서비스를 주문하기 전에 장치 사양의 최신 버전을 확인하는 것이 좋습니다.
*다른 이름과 브랜드는 다른 사람의 재산이라고 주장될 수 있습니다.
지도 등록
메모:
- 디자인 전amp파일 레지스터 주소는 0x20**으로 시작하는 반면 Interlaken IP 코어 레지스터 주소는 0x10**으로 시작합니다.
- F-타일 PHY 레지스터 주소는 0x30**으로 시작하고 F-타일 FEC 레지스터 주소는 0x40**으로 시작합니다. FEC 레지스터는 PAM4 모드에서만 사용할 수 있습니다.
- 액세스 코드: RO—읽기 전용 및 RW—읽기/쓰기.
- 시스템 콘솔이 디자인 ex를 읽습니다.amp파일은 테스트 상태를 화면에 등록하고 보고합니다.
표 7. 설계 Examp등록 지도
| 오프셋 | 이름 | 입장 | 설명 |
| 8시 | 예약된 | ||
| 8시 | 예약된 | ||
|
8시 |
시스템 PLL 재설정 |
RO |
다음 비트는 시스템 PLL 재설정 요청 및 활성화 값을 나타냅니다.
• 비트 [0] – sys_pll_rst_req • 비트[1] – sys_pll_rst_en |
| 8시 | RX 레인 정렬 | RO | RX 레인 정렬을 나타냅니다. |
|
8시 |
워드 잠김 |
RO |
[NUM_LANES–1:0] – 단어(블록) 경계 식별. |
| 8시 | 동기화 잠김 | RO | [NUM_LANES–1:0] – 메타프레임 동기화. |
| 8'h06 – 8'h09 | CRC32 오류 수 | RO | CRC32 오류 수를 나타냅니다. |
| 8'h0A | CRC24 오류 수 | RO | CRC24 오류 수를 나타냅니다. |
|
8'h0B |
오버플로/언더플로 신호 |
RO |
다음 비트는 다음을 나타냅니다.
• Bit [3] – TX 언더플로 신호 • Bit [2] – TX 오버플로 신호 • Bit [1] – RX 오버플로 신호 |
| 8'h0C | SOP 수 | RO | SOP의 번호를 나타냅니다. |
| 8'h0D | EOP 수 | RO | EOP의 수를 나타냅니다. |
|
8'h0E |
오류 수 |
RO |
다음 오류의 수를 나타냅니다.
• 차선 정렬 상실 • 잘못된 제어 단어 • 불법 프레임 패턴 • 누락된 SOP 또는 EOP 표시기 |
| 8'h0F | send_data_mm_clk | RW | 생성기 신호를 활성화하려면 비트 [1]에 0을 씁니다. |
|
8시 |
검사기 오류 |
검사기 오류를 나타냅니다. (SOP 데이터 오류, 채널 번호 오류, PLD 데이터 오류) | |
| 8시 | 시스템 PLL 잠금 | RO | 비트 [0]은 PLL 잠금 표시를 나타냅니다. |
|
8시 |
TX SOP 수 |
RO |
패킷 생성기에서 생성된 SOP의 개수를 나타냅니다. |
|
8시 |
TX EOP 수 |
RO |
패킷 생성기에서 생성된 EOP의 개수를 나타냅니다. |
| 8시 | 연속 패킷 | RW | 연속 패킷을 활성화하려면 비트 [1]에 0을 씁니다. |
| 계속되는… | |||
| 오프셋 | 이름 | 입장 | 설명 |
| 8시 | ECC 오류 수 | RO | ECC 오류 수를 나타냅니다. |
| 8시 | ECC 수정 오류 수 | RO | 수정된 ECC 오류 수를 나타냅니다. |
| 8시 | Tile_tx_rst_n | WO | 타일은 TX용 SRC로 재설정됩니다. |
| 8시 | Tile_rx_rst_n | WO | RX용 타일을 SRC로 재설정합니다. |
| 8시 | Tile_tx_rst_ack_n | RO | TX용 SRC의 타일 재설정 확인. |
| 8시 | Tile_rx_rst_ack_n | RO | RX용 SRC의 타일 재설정 확인. |
다시 놓기
F-Tile Interlaken Intel FPGA IP 코어에서 재설정(reset_n=0)을 시작하고 IP 코어가 재설정 승인(reset_ack_n=0)을 반환할 때까지 유지합니다. 재설정이 제거된 후(reset_n=1) 재설정 승인이 초기 상태로 돌아갑니다.
(reset_ack_n=1). 디자인 엑스에서amp예를 들어 rst_ack_sticky 레지스터는 재설정 승인 어설션을 보유하고 재설정 제거를 트리거합니다(reset_n=1). 설계 요구 사항에 맞는 대체 방법을 사용할 수 있습니다.
중요한: 내부 직렬 루프백이 필요한 모든 시나리오에서는 F-tile의 TX 및 RX를 특정 순서로 개별적으로 해제해야 합니다. 자세한 내용은 시스템 콘솔 스크립트를 참조하십시오.
그림 7. NRZ 모드에서 시퀀스 재설정
그림 8. PAM4 모드에서 시퀀스 재설정
F-Tile Interlaken Intel FPGA IP 디자인 Examp사용자 가이드 아카이브
IP core 버전이 목록에 없으면 이전 IP core 버전의 사용 설명서가 적용됩니다.
| 인텔 Quatus 프라임 버전 | IP 코어 버전 | 사용자 가이드 |
| 21.2 | 2.0.0 | F-Tile Interlaken Intel FPGA IP 디자인 Example 사용자 가이드 |
F-Tile Interlaken Intel FPGA IP Design Ex에 대한 문서 개정 내역ample 사용자 가이드
| 문서 버전 | 인텔 Quatus 프라임 버전 | IP 버전 | 변화 |
| 2021.10.04 | 21.3 | 3.0.0 | • 새로운 레인 속도 조합에 대한 지원이 추가되었습니다. 자세한 내용은 다음을 참조하십시오. 표: 레인 수와 데이터 속도의 IP 지원 조합.
• 섹션에서 지원되는 시뮬레이터 목록 업데이트: 하드웨어 및 소프트웨어 요구 사항. • 섹션에 새로운 리셋 레지스터 추가: 지도 등록. |
| 2021.06.21 | 21.2 | 2.0.0 | 최초 출시. |
문서 / 리소스
 |
인텔 F-타일 인터라켄 인텔 FPGA IP 디자인 Example [PDF 파일] 사용자 가이드 F-Tile Interlaken Intel FPGA IP 디자인 Example, F-Tile, Interlaken Intel FPGA IP Design Examp르, 인텔 FPGA IP 설계 Examp르, IP 디자인 Examp르, 디자인 엑스ample |
