FPGA IP
디자인 전ample 사용자 가이드
F-Tile 25G 이더넷 인텔®
Intel® Quartus®용으로 업데이트됨
프라임 디자인 스위트: 22.3
IP 버전: 1.0.0
빠른 시작 가이드
Intel Agilex™ 장치용 F-tile 25G 이더넷 Intel FPGA IP는 설계 생성 기능을 제공합니다.amp선택한 구성에 대한 파일입니다.
그림 1. 디자인 Examp르 사용법
디렉토리 구조
그림 2. 25G 이더넷 Intel FPGA IP 설계 Examp파일 디렉토리 구조
- 시뮬레이션 files(시뮬레이션 전용 테스트벤치)는 다음 위치에 있습니다.ample_dir>/example_testbench.
- 편집 전용 디자인 examp르가 위치한 곳은ample_dir>/compile_test_design.
- 하드웨어 구성 및 테스트 files (디자인 전amp하드웨어의 파일)은 다음 위치에 있습니다.ample_dir>/hardware_test_design.
표 1. 디렉토리 및 File 설명
| File 이름 | 설명 |
| eth_ex_25g.qpf | Intel Quartus® Prime 프로젝트 file. |
| eth_ex_25g.qsf | Intel Quatus Prime 프로젝트 설정 file. |
| eth_ex_25g.sdc | Synopsys 설계 제약 file. 이것을 복사하고 수정하시면 됩니다 file 귀하의 25GbE Intel FPGA IP 코어 설계를 위한 것입니다. |
| eth_ex_25g.v | 최상위 Verilog HDL 디자인 example file. 단일 채널 설계에서는 Verilog를 사용합니다. file. |
| 흔한/ | 하드웨어 설계 전amp르 서포트 files. |
| hwtest/main.tcl | 기본 file 시스템 콘솔에 액세스하기 위한 것입니다. |
디자인 Ex 생성ample
그림 4. ExampF-tile 25G 이더넷 Intel FPGA IP 매개변수 편집기의 디자인 탭
하드웨어 설계를 생성하려면 다음 단계를 따르세요.amp파일 및 테스트벤치:
- Intel Quartus Prime Pro Edition에서 다음을 클릭합니다. File ➤ 새 Quartus Prime 프로젝트를 생성하는 새 프로젝트 마법사 또는 File ➤ 기존 Quartus Prime 프로젝트를 열려면 프로젝트 열기. 마법사는 장치를 지정하라는 메시지를 표시합니다.
- IP 카탈로그에서 Agilex용 25G 이더넷 Intel FPGA IP를 찾아 선택합니다. 새 IP 변형 창이 나타납니다.
- IP 변형에 대한 최상위 이름을 지정하고 확인을 클릭합니다. 매개변수 편집기는 최상위 .ip를 추가합니다. file 현재 프로젝트에 자동으로. .ip를 수동으로 추가하라는 메시지가 표시되는 경우 file 프로젝트에서 프로젝트 ➤ 추가/제거를 클릭합니다. Files를 프로젝트에 추가하려면 file.
- Intel Quartus Prime Pro Edition 소프트웨어에서는 장치 필드에서 특정 Intel Agilex 장치를 선택하거나 Intel Quartus Prime 소프트웨어가 제안하는 기본 장치를 유지해야 합니다.
메모: 하드웨어 디자인 전amp파일은 대상 보드의 장치로 선택 항목을 덮어씁니다. 디자인 ex 메뉴에서 타겟 보드를 지정합니다.ampEx의 파일 옵션amp르 디자인 탭. - 확인을 클릭합니다. 매개변수 편집기가 나타납니다.
- IP 탭에서 IP 코어 변형에 대한 매개변수를 지정합니다.
- 엑스에서amp디자인 탭, Ex용amp르 디자인 Files, 시뮬레이션 옵션을 선택하여 테스트벤치를 생성하고, 합성 옵션을 선택하여 하드웨어 설계를 생성합니다. examp르. Verilog HDL만 가능 files가 생성됩니다.
메모: 기능적인 VHDL IP 코어를 사용할 수 없습니다. IP 코어 설계에 대해 Verilog HDL만 지정하십시오.amp르. - 대상 개발 키트의 경우 Agilex I 시리즈 트랜시버-SoC 개발 키트를 선택하세요.
- Ex 생성을 클릭하세요.amp르 디자인 버튼. 셀렉트 엑스amp디자인 디렉토리 창이 나타납니다.
- 디자인을 수정하고 싶으신 경우amp표시된 기본값의 파일 디렉터리 경로 또는 이름(alt_e25_f_0_example_design), 새 경로를 찾아 새 디자인 ex를 입력합니다.amp파일 디렉토리 이름(ample_dir>).
- 확인을 클릭합니다.
1.2.1. 디자인 익스amp파일 매개변수
표 2. Ex의 매개변수amp디자인 탭
| 매개변수 | 설명 |
| Examp르 디자인 | 예를 들어 사용 가능ampIP 매개변수 설정을 위한 파일 설계입니다. 단일 채널 Ex만 가능amp이 IP에는 파일 디자인이 지원됩니다. |
| Examp르 디자인 Files | 그만큼 file다양한 개발 단계를 위해 생성됩니다. • 시뮬레이션—필요한 결과를 생성합니다. file전 시뮬레이션을 위한 것amp설계. • 합성 - 합성을 생성합니다. file에스. 이것을 사용하세요 file하드웨어 테스트를 위해 Intel Quartus Prime Pro Edition 소프트웨어에서 설계를 컴파일하고 정적 타이밍 분석을 수행합니다. |
| 생성하다 File 체재 | RTL의 형식 file시뮬레이션을 위한 s—Verilog. |
| 보드 선택 | 설계 구현을 위해 지원되는 하드웨어입니다. Intel FPGA 개발 보드를 선택할 때 AGIB027R31B1E2VRO 장치를 설계용 대상 장치로 사용하십시오.amp르 세대. Agilex I 시리즈 트랜시버-SoC 개발 키트: 이 옵션을 사용하면 설계를 테스트할 수 있습니다.amp선택한 Intel FPGA IP 개발 키트에 대한 파일입니다. 이 옵션은 AGIB027R31B1E2VRO의 대상 장치를 자동으로 선택합니다. 보드 개정판의 장치 등급이 다른 경우 대상 장치를 변경할 수 있습니다. 없음: 이 옵션은 설계의 하드웨어 측면을 제외합니다.amp르. |
1.3. 타일 생성 중 Files
Support-Logic Generation은 타일 관련 생성에 사용되는 합성 전 단계입니다. file시뮬레이션 및 하드웨어 설계에 필요합니다. 타일 생성은 모든 항목에 필요합니다.
F-타일 기반 설계 시뮬레이션. 시뮬레이션 전에 이 단계를 완료해야 합니다.
- 명령 프롬프트에서 ex 파일의compile_test_design 폴더로 이동하십시오.amp디자인: CD /compilation_test_design.
- 다음 명령을 실행하십시오: quartus_tlg alt_eth_25g
1.4. F-tile 25G 이더넷 Intel FPGA IP 설계 시뮬레이션
Examp르 테스트벤치
명령 프롬프트에서 시뮬레이션 스크립트를 실행하여 설계를 컴파일하고 시뮬레이션할 수 있습니다.
- 명령 프롬프트에서 테스트벤치 시뮬레이션 작업 디렉터리를 변경합니다: cdample_dir>/ex_25g/sim.
- IP 설정 시뮬레이션 실행:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf
표 3. 테스트벤치 시뮬레이션 단계
| 모의 실험 장치 | 지침 |
| VCS* | 명령줄에 sh run_vcs.sh를 입력합니다. |
| 퀘스타심* | 명령줄에 vsim -do run_vsim.do -log를 입력합니다.file vsim.log QuestaSim GUI를 불러오지 않고 시뮬레이션하려면 vsim -c -do run_vsim.do -log를 입력하세요.file vsim.log |
| 케이던스 -Xcelium* | 명령줄에 sh run_xcelium.sh를 입력합니다. |
성공적인 시뮬레이션은 다음 메시지와 함께 종료됩니다.
시뮬레이션이 통과되었습니다. 또는 테스트벤치가 완료되었습니다.
성공적으로 완료되면 결과를 분석할 수 있습니다.
1.5. Design Ex 컴파일 및 구성amp하드웨어 분야
25G 이더넷 Intel FPGA IP 코어 매개변수 편집기를 사용하면 설계 ex를 컴파일하고 구성할 수 있습니다.amp타겟 개발 키트에 관한 것입니다.
디자인 ex를 컴파일하고 구성하려면amp하드웨어에 대한 파일이 있으면 다음 단계를 따르십시오.
- Intel Quartus Prime Pro Edition 소프트웨어를 실행하고 처리 ➤ 컴파일 시작을 선택하여 디자인을 컴파일합니다.
- SRAM 객체를 생성한 후 file .sof, 다음 단계에 따라 하드웨어 설계를 프로그래밍하세요.ampIntel Agilex 장치의 파일:
ㅏ. 도구 메뉴에서 프로그래머를 클릭합니다.
비. 프로그래머에서 하드웨어 설정을 클릭합니다.
씨. 프로그래밍 장치를 선택합니다.
디. Intel Agilex 보드를 선택하여 Intel Quartus Prime Pro Edition 세션에 추가하세요.
이자형. 모드가 J로 설정되어 있는지 확인하세요.TAG.
에프. Intel Agilex 장치를 선택하고 장치 추가를 클릭합니다. 프로그래머가 표시합니다.
보드의 장치 간 연결에 대한 블록 다이어그램.
g. .sof가 있는 행에서 .sof 확인란을 선택합니다.
시간. 프로그램/구성 열의 확인란을 선택합니다.
나. 시작을 클릭합니다.
1.6. F-tile 25G 이더넷 Intel FPGA IP 하드웨어 설계 Ex 테스트ample
F-tile 25G 이더넷 Intel FPGA IP 코어 디자인을 컴파일한 후 examp파일을 Intel Agilex 장치에 구성하고 시스템 콘솔을 사용하여 IP 코어를 프로그래밍할 수 있습니다.
시스템 콘솔을 켜고 하드웨어 설계를 테스트하려면 examp르, 다음 단계를 따르십시오.
- Intel Quartus Prime Pro Edition 소프트웨어에서 도구 ➤ 시스템을 선택합니다.
디버깅 도구 ➤ 시스템 콘솔 - 시스템 콘솔을 실행합니다. - Tcl 콘솔 창에서 cd hwtest를 입력하여 디렉토리를 / hardware_test_design/hwtest로 변경합니다.
- source main.tcl을 입력하여 J에 대한 연결을 엽니다.TAG 주인.
디자인 ex의 하드웨어 테스트 섹션에 있는 테스트 절차를 따르세요.amp파일을 확인하고 시스템 콘솔에서 테스트 결과를 관찰하세요.
F-tile 25G 이더넷 디자인 ExampIntel Agilex 장치용 파일
F-tile 25G 이더넷 디자인 examp파일은 25G 이더넷 Intel FPGA IP 코어를 사용하는 Intel Agilex 장치용 이더넷 솔루션을 보여줍니다.
디자인 ex 생성ampLe from the Examp25G 이더넷 Intel FPGA IP 매개변수 편집기의 디자인 탭. 포함 여부에 관계없이 디자인을 생성하도록 선택할 수도 있습니다.
RS-FEC(Reed-Solomon Forward Error Correction) 기능.
2.1. 특징
- 25G에서 작동하는 단일 이더넷 채널을 지원합니다.
- 디자인 ex 생성ampRS-FEC 기능이 있는 파일입니다.
- 테스트벤치 및 시뮬레이션 스크립트를 제공합니다.
- IP 구성을 기반으로 F-Tile 참조 및 시스템 PLL 클록 Intel FPGA IP를 인스턴스화합니다.
2.2. 하드웨어 및 소프트웨어 요구 사항
인텔은 다음 하드웨어 및 소프트웨어를 사용하여 디자인 ex를 테스트합니다.ampLinux 시스템의 파일:
- Intel Quartus Prime Pro Edition 소프트웨어.
- Siemens* EDA QuestaSim, Synopsys* VCS 및 Cadence Xcelium 시뮬레이터.
- 하드웨어 테스트용 Intel Agilex I 시리즈 트랜시버-SoC 개발 키트(AGIB027R31B1E2VRO).
2.3. 기능 설명
F-tile 25G 이더넷 디자인 examp파일은 MAC+PCS+PMA 코어 변형으로 구성됩니다. 다음 블록 다이어그램은 F-타일 25G 이더넷 설계에서 MAC+PCS+PMA 코어 변형의 설계 구성요소와 최상위 신호를 보여줍니다.amp르.
그림 5. 블록 다이어그램 - F-tile 25G 이더넷 설계 Example(MAC+PCS+PMA 코어 변형)
2.3.1. 디자인 구성요소
표 4. 디자인 구성 요소
| 요소 | 설명 |
| F-타일 25G 이더넷 Intel FPGA IP | MAC, PCS 및 트랜시버 PHY로 구성되며 다음 구성을 갖습니다. • 핵심 변형: MAC+PCS+PMA • 흐름 제어 활성화: 선택사항 • 링크 결함 생성 활성화: 선택사항 • 프리앰블 패스스루 활성화: 선택사항 • 통계 수집 활성화: 선택사항 • MAC 통계 카운터 활성화: 선택사항 • 기준 클럭 주파수: 156.25 디자인 전의 경우ampRS-FEC 기능을 사용하면 다음과 같은 추가 매개변수가 구성됩니다. • RS-FEC 활성화: 선택사항 |
| F-타일 참조 및 시스템 PLL 클록 Intel FPGA IP | F-타일 참조 및 시스템 PLL 클록 Intel FPGA IP 매개변수 편집기 설정은 F-타일 25G 이더넷 Intel FPGA IP의 요구 사항과 일치합니다. 예를 들어 디자인을 생성하는 경우amp사용 중 Ex 생성amp르 디자인 IP 매개변수 편집기에서 버튼을 누르면 IP가 자동으로 인스턴스화됩니다. 자신만의 디자인을 만든다면amp파일의 경우 이 IP를 수동으로 인스턴스화하고 모든 I/O 포트를 연결해야 합니다. 이 IP에 대한 자세한 내용은 다음을 참조하세요. F-Tile 아키텍처 및 PMA 및 FEC 다이렉트 PHY IP 사용 설명서. |
| 클라이언트 로직 | 다음으로 구성됨: • 전송을 위해 25G 이더넷 Intel FPGA IP 코어에 대한 버스트 패킷을 생성하는 트래픽 생성기. • 25G 이더넷 Intel FPGA IP 코어에서 나오는 버스트 패킷을 모니터링하는 트래픽 모니터. |
| 소스 및 프로브 | 디버깅에 사용할 수 있는 시스템 재설정 입력 신호를 포함한 소스 및 프로브 신호. |
관련 정보
F-Tile 아키텍처 및 PMA 및 FEC 다이렉트 PHY IP 사용 설명서
시뮬레이션
테스트벤치는 IP 코어를 통해 트래픽을 전송하여 IP 코어의 전송측과 수신측을 실행합니다.
2.4.1. 테스트벤치
그림 6. F-tile 25G 이더넷 Intel FPGA IP Design Ex의 블록 다이어그램amp시뮬레이션 테스트벤치
표 5. 테스트벤치 구성 요소
| 요소 | 설명 |
| 테스트 대상 장치(DUT) | 25G 이더넷 Intel FPGA IP 코어. |
| 이더넷 패킷 생성기 및 패킷 모니터 | • 패킷 생성기는 프레임을 생성하여 DUT로 전송합니다. • 패킷 모니터는 TX 및 RX 데이터 경로를 모니터링하고 시뮬레이터 콘솔에 프레임을 표시합니다. |
| F-타일 참조 및 시스템 PLL 클록 Intel FPGA IP | 트랜시버 및 시스템 PLL 참조 클럭을 생성합니다. |
2.4.2. 시뮬레이션 설계 Examp파일 구성 요소
표 6. F-tile 25G 이더넷 설계 Examp르 테스트벤치 File 설명
| File 이름 | 설명 |
| 테스트벤치 및 시뮬레이션 Files | |
| basic_avl_tb_top.v | 최상위 테스트벤치 file. 테스트벤치는 DUT를 인스턴스화하고, 설계 구성요소 및 클라이언트 로직에서 Avalon® 메모리 매핑 구성을 수행하고, 25G 이더넷 Intel FPGA IP와 패킷을 주고받습니다. |
| 테스트벤치 스크립트 | |
| 계속되는… | |
| File 이름 | 설명 |
| run_vsim.do | 테스트벤치를 실행하기 위한 ModelSim 스크립트. |
| run_vcs.sh | 테스트벤치를 실행하기 위한 Synopsys VCS 스크립트. |
| run_xcelium.sh | 테스트벤치를 실행하기 위한 Cadence Xcelium 스크립트. |
2.4.3. 테스트 케이스
시뮬레이션 테스트 케이스는 다음 작업을 수행합니다.
- F-타일 25G 이더넷 Intel FPGA IP 및 F-타일 참조 및 시스템 PLL 클록 Intel FPGA IP를 인스턴스화합니다.
- RX 클록 및 PHY 상태 신호가 안정될 때까지 기다립니다.
- PHY 상태를 인쇄합니다.
- 10개의 유효한 데이터를 보내고 받습니다.
- 결과를 분석합니다. 성공적인 테스트벤치에는 "Testbench 완료"가 표시됩니다.
다음은amp파일 출력은 성공적인 시뮬레이션 테스트 실행을 보여줍니다.
편집
Design Ex 컴파일 및 구성 절차를 따르세요.amp디자인을 컴파일하고 구성하기 위한 하드웨어의 파일 examp선택한 하드웨어에 파일을 넣으세요.
컴파일 전용 설계 ex를 사용하여 리소스 활용도와 Fmax를 추정할 수 있습니다.amp르. 다음에서 컴파일 시작 명령을 사용하여 디자인을 컴파일할 수 있습니다.
Intel Quartus Prime Pro Edition 소프트웨어의 처리 메뉴. 성공적인 컴파일은 컴파일 보고서 요약을 생성합니다.
자세한 내용은 Intel Quartus Prime Pro Edition 사용자 가이드의 디자인 편집을 참조하십시오.
관련 정보
- Design Ex 컴파일 및 구성amp7페이지의 하드웨어에 있는 파일
- Intel Quartus Prime Pro Edition 사용자 가이드의 디자인 편집
2.6. 하드웨어 테스트
하드웨어 설계에서 examp파일을 사용하면 내부 직렬 루프백 모드에서 IP 코어를 프로그래밍하고 수신측을 통해 루프백하는 전송측 트래픽을 생성할 수 있습니다.
제공된 관련 정보 링크의 절차에 따라 설계를 테스트해 보세요.amp선택한 하드웨어에 파일을 넣으세요.
관련 정보
F-tile 25G 이더넷 Intel FPGA IP 하드웨어 설계 Ex 테스트amp8페이지의 르
2.6.1. 테스트 절차
디자인을 테스트하려면 다음 단계를 따르세요.amp하드웨어의 파일:
- 이 디자인에 대한 하드웨어 테스트를 실행하기 전에 examp파일, 시스템을 재설정해야 합니다.
ㅏ. 기본 소스 및 프로브 GUI에 대해 도구 ➤ 시스템 내 소스 및 프로브 편집기 도구를 클릭합니다.
비. 시스템 재설정 신호(소스[3:0])를 7에서 8로 전환하여 재설정을 적용하고 시스템 재설정 신호를 다시 7로 되돌려 시스템을 재설정 상태에서 해제합니다.
씨. 프로브 신호를 모니터링하고 상태가 유효한지 확인하십시오. - 시스템 콘솔에서 hwtest 폴더로 이동하고 source main.tcl 명령을 실행하여 J를 선택합니다.TAG 주인. 기본적으로 첫 번째 JTAG J의 마스터TAG 체인이 선택되었습니다. J를 선택하려면TAG Intel Agilex 장치의 마스터인 경우 다음 명령을 실행하세요: set_jtag <number of appropriate JTAG 마스터>. 전amp르: set_jtag 1.
- 직렬 루프백 테스트를 시작하려면 시스템 콘솔에서 다음 명령을 실행하십시오.
표 7. 명령 매개변수
| 매개변수 | 설명 | Examp르 사용법 |
| chkphy_status | 클럭 주파수와 PHY 잠금 상태를 표시합니다. | % chkphy_status 0 # 링크 0 상태 확인 |
| chkmac_stats | MAC 통계 카운터의 값을 표시합니다. | % chkmac_stats 0 # 링크 0의 mac 통계 카운터를 확인합니다. |
| Clear_all_stats | IP 코어 통계 카운터를 지웁니다. | %clear_all_stats 0 # 링크 0의 통계 카운터를 지웁니다. |
| start_gen | 패킷 생성기를 시작합니다. | % start_gen 0 # 링크 0에서 패킷 생성을 시작합니다. |
| stop_gen | 패킷 생성기를 중지합니다. | % stop_gen 0 # 링크 0에서 패킷 생성을 중지합니다. |
| 루프온 | 내부 직렬 루프백을 켭니다. | % loop_on 0 # 링크 0에서 내부 루프백을 켭니다. |
| loop_off | 내부 직렬 루프백을 끕니다. | % loop_off 0 # 링크 0에서 내부 루프백을 끕니다. |
| reg_read | IP 코어 레지스터 값을 반환합니다. . | % reg_read 0x402 # 링크 402의 주소 0에서 IP CSR 레지스터를 읽습니다. |
| reg_write | 쓰기 주소의 IP 코어 레지스터에 . | % reg_write 0x401 0x1 # 링크 0의 주소 1에 있는 IP CSR 스크래치 레지스터에 401x0 쓰기 |
ㅏ. loop_on을 입력하세요 내부 직렬 루프백 모드를 켜려면
비. chkphy_status를 입력하세요. PHY의 상태를 확인합니다. TXCLK, RXCLK 및 RX 상태는 안정적인 링크를 위해 아래에 표시된 것과 동일한 값을 가져야 합니다.
씨. Clear_all_stats를 입력하세요. TX 및 RX 통계 레지스터를 삭제합니다.
디. start_gen을 입력하세요. 패킷 생성을 시작합니다.
이자형. stop_gen을 입력하세요. 패킷 생성을 중지합니다.
에프. chkmac_stats를 입력하세요. TX 및 RX 통계 카운터를 읽으려면 다음 사항을 확인하세요.
나. 전송된 패킷 프레임은 수신된 패킷 프레임과 일치합니다.
ii. 오류 프레임이 수신되지 않습니다.
g. loop_off를 입력하세요. 내부 직렬 루프백을 끄려면
그림 7. Samp파일 테스트 출력 - TX 및 RX 통계 카운터
 |
 |
F-tile 25G 이더넷 FPGA IP 설계 Ex에 대한 문서 개정 내역ample 사용자 가이드
| 문서 버전 | 인텔 Quatus 프라임 버전 | IP 버전 | 변화 |
| 2022.10.14 | 22.3 | 1.0.0 | 최초 출시. |
인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. 인텔은 인텔의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 최신 사양으로 보증하지만 사전 통지 없이 언제든지 제품 및 서비스를 변경할 수 있는 권리를 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 적용 또는 사용으로 인해 발생하는 어떠한 책임도 지지 않습니다. 인텔 고객은 게시된 정보에 의존하고 제품이나 서비스를 주문하기 전에 최신 버전의 장치 사양을 얻는 것이 좋습니다. *다른 이름과 브랜드는 다른 사람의 자산일 수 있습니다.
ISO
9001시 2015분
등기
온라인 버전
피드백 보내기
아이디: 750200
버전: 2022.10.14
문서 / 리소스
 |
인텔 F-Tile 25G 이더넷 FPGA IP 디자인 Example [PDF 파일] 사용자 가이드 F-Tile 25G 이더넷 FPGA IP 설계 Example, F-Tile 25G, F-Tile 25G 이더넷 FPGA, FPGA IP 디자인 Examp르, IP 디자인 Examp르, 750200 |
