FPGA IP
Դիզայն ExampՕգտագործողի ուղեցույց
F-Tile 25G Ethernet Intel®
Թարմացվել է Intel® Quartus®-ի համար
Prime Design Suite. 22.3
IP տարբերակ՝ 1.0.0

Արագ մեկնարկի ուղեցույց

F-tile 25G Ethernet Intel FPGA IP-ն Intel Agilex™ սարքերի համար ապահովում է դիզայնի նախկին գեներացման հնարավորությունamples ընտրված կոնֆիգուրացիաների համար:
Նկար 1. Դիզայն Example Օգտագործում

Տեղեկատուի կառուցվածքը

Նկար 2. 25G Ethernet Intel FPGA IP դիզայն Example Directory կառուցվածքը

• Սիմուլյացիան files (փորձարկման նստարան միայն սիմուլյացիայի համար) գտնվում ենample_dir>/նախample_testbench.
• Միայն կոմպիլացիոն դիզայնը նախկինample գտնվում էample_dir>/ compilation_test_design.
• Սարքավորումների կազմաձևում և փորձարկում files (դիզայնը, օրինակample in hardware) գտնվում են քample_dir>/hardware_test_design.

Աղյուսակ 1. Տեղեկատու և File Նկարագրություններ

File Անուններ	Նկարագրություն
eth_ex_25g.qpf	Intel Quartus® Prime նախագիծ file.
eth_ex_25g.qsf	Intel Quartus Prime նախագծի կարգավորումները file.
eth_ex_25g.sdc	Սինոփսիսի նախագծման սահմանափակումները file. Դուք կարող եք պատճենել և փոփոխել սա file ձեր սեփական 25GbE Intel FPGA IP հիմնական դիզայնի համար:
eth_ex_25g.v	Վերին մակարդակի Verilog HDL դիզայն, օրինակample file. Մեկ ալիքի դիզայնը օգտագործում է Verilog-ը file.
ընդհանուր/	Սարքավորումների դիզայն նախկինampաջակցություն files.
hwtest/main.tcl	Հիմնական file Համակարգի վահանակ մուտք գործելու համար:

Դիզայնի առաջացում Example

Նկար 4. ExampԴիզայնի ներդիրը F-tile 25G Ethernet Intel FPGA IP Պարամետրերի խմբագրիչում

Հետևեք այս քայլերին, որպեսզի ստեղծեք ապարատային դիզայն, օրինակample and testbench:

1. Intel Quartus Prime Pro Edition-ում սեղմեք File ➤ New Project Wizard՝ նոր Quartus Prime նախագիծ ստեղծելու համար, կամ File ➤ Open Project՝ գոյություն ունեցող Quartus Prime նախագիծը բացելու համար: Վիզարդը ձեզ հուշում է սարքը նշել:
2. IP կատալոգում գտնեք և ընտրեք 25G Ethernet Intel FPGA IP-ն Agilex-ի համար: Հայտնվում է նոր IP տարբերակի պատուհանը:
3. Նշեք վերին մակարդակի անուն ձեր IP տարբերակի համար և սեղմեք OK: Պարամետրերի խմբագրիչը ավելացնում է վերին մակարդակի .ip file ընթացիկ նախագծին ավտոմատ կերպով: Եթե ​​Ձեզ հուշում են ձեռքով ավելացնել .ip-ը file նախագծին սեղմեք Նախագիծ ➤ Ավելացնել/Հեռացնել Files Ծրագրում ավելացնելու համար file.
4. Intel Quartus Prime Pro Edition ծրագրաշարում դուք պետք է ընտրեք կոնկրետ Intel Agilex սարք «Սարք» դաշտում կամ պահեք լռելյայն սարքը, որն առաջարկում է Intel Quartus Prime ծրագիրը:
   Նշում. Սարքավորումների դիզայնը նախկինample-ը վերագրանցում է ընտրությունը սարքի հետ նպատակային տախտակի վրա: Դիզայնի ընտրացանկից դուք նշում եք թիրախային տախտակը, օրինակample տարբերակները նախկինումampԴիզայն ներդիր:
5. Սեղմեք OK: Պարամետրերի խմբագրիչը հայտնվում է:
6. IP ներդիրում նշեք ձեր IP հիմնական փոփոխության պարամետրերը:
7. Նախկինումample Design ներդիր, օրինակample Դիզայն Files, ընտրեք «Սիմուլյացիա» տարբերակը՝ փորձարկման նստարան ստեղծելու համար, և ընտրեք «Սինթեզ» տարբերակը՝ սարքաշարի դիզայնը նախկինում ստեղծելու համար:ampլե. Միայն Verilog HDL fileներ են առաջանում։
   Նշում. Ֆունկցիոնալ VHDL IP միջուկը հասանելի չէ: Նշեք միայն Verilog HDL-ը, ձեր IP-ի հիմնական դիզայնի համար, օրինակampլե.
8. Target Development Kit-ի համար ընտրեք Agilex I-series Transceiver-SoC Dev Kit-ը
9. Սեղմեք Ստեղծել նախկինample Design կոճակը: The Select ExampԴիզայնի տեղեկատու պատուհանը հայտնվում է:
10. Եթե ​​ցանկանում եք փոփոխել դիզայնը, օրինակampգրացուցակի ուղին կամ անունը ցուցադրված կանխադրվածներից (alt_e25_f_0_example_design), զննեք դեպի նոր ուղին և մուտքագրեք նոր դիզայնը նախկինումampգրացուցակի անունը (ample_dir>):
11. Սեղմեք OK:

1.2.1. Դիզայն Example Պարամետրեր
Աղյուսակ 2. Պարամետրերը նախկինումampԴիզայնի ներդիր

Պարամետր	Նկարագրություն
Example Դիզայն	Հասանելի է նախկինampնախագծումներ IP պարամետրի պարամետրերի համար: Միայն մեկ ալիքով նախկինample design-ն աջակցվում է այս IP-ի համար:
Example Դիզայն Files	Այն fileներ ստեղծելու զարգացման տարբեր փուլերի համար: • Մոդելավորում — առաջացնում է անհրաժեշտը files մոդելավորման համար նախկինampդիզայն. • Սինթեզ - առաջացնում է սինթեզ fileս. Օգտագործեք դրանք files կազմելու դիզայնը Intel Quartus Prime Pro Edition ծրագրաշարում ապարատային փորձարկման և ստատիկ ժամանակի վերլուծություն կատարելու համար:
Ստեղծել File Ձևաչափ	RTL-ի ձևաչափը files մոդելավորման համար — Verilog.
Ընտրեք տախտակ	Աջակցվող ապարատային դիզայնի իրականացման համար: Երբ ընտրում եք Intel FPGA մշակման տախտակ, օգտագործեք AGIB027R31B1E2VRO սարքը որպես թիրախային սարք՝ նախկին դիզայնի համարampսերունդ. Agilex I-series Transceiver-SoC Dev Kit: Այս տարբերակը թույլ է տալիս փորձարկել դիզայնը նախկինում:ampընտրված Intel FPGA IP մշակման հավաքածուի վրա: Այս տարբերակը ավտոմատ կերպով ընտրում է AGIB027R31B1E2VRO-ի թիրախային սարքը: Եթե ​​ձեր տախտակի վերանայումն ունի սարքի այլ դասակարգ, կարող եք փոխել թիրախային սարքը: Ոչ մեկը: Այս տարբերակը բացառում է դիզայնի ապարատային ասպեկտները, օրինակampլե.

1.3. Սալիկի առաջացում Files

Support-Logic Generation-ը նախասինթեզի քայլ է, որն օգտագործվում է սալիկների հետ կապված առաջացման համար files պահանջվում է մոդելավորման և ապարատային նախագծման համար: Սալիկի սերունդը պահանջվում է բոլորի համար
F-սալիկների վրա հիմնված դիզայնի մոդելավորում: Դուք պետք է ավարտեք այս քայլը նախքան սիմուլյացիան:

1. Հրամանի տողում նավարկեք դեպի compilation_test_design պանակը ձեր նախկինումampդիզայն՝ cd /compilation_test_design.
2. Գործարկեք հետևյալ հրամանը՝ quartus_tlg alt_eth_25g

1.4. F-tile 25G Ethernet Intel FPGA IP դիզայնի մոդելավորում 
Example Testbench
Դուք կարող եք կազմել և մոդելավորել դիզայնը՝ հրամանի տողից սիմուլյացիոն սցենար գործարկելով:

1. Հրամանի տողում փոխեք testbench մոդելավորող աշխատանքային գրացուցակը. cdample_dir>/ex_25g/sim.
2. Գործարկեք IP-ի տեղադրման սիմուլյացիան:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Աղյուսակ 3. Փորձարկման սեղանի մոդելավորման քայլեր

Սիմուլյատոր	Հրահանգներ
VCS*	Հրամանի տողում մուտքագրեք sh run_vcs.sh
QuestaSim*	Հրամանի տողում մուտքագրեք vsim -do run_vsim.do -logfile vsim.log Եթե ​​նախընտրում եք մոդելավորել առանց QuestaSim GUI-ն բացելու, մուտքագրեք vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcelium*	Հրամանի տողում մուտքագրեք sh run_xcelium.sh

Հաջող սիմուլյացիան ավարտվում է հետևյալ հաղորդագրությամբ.
Սիմուլյացիան անցավ: կամ Testbench ամբողջական:
Հաջողությամբ ավարտելուց հետո կարող եք վերլուծել արդյունքները:
1.5. Դիզայնի կազմում և կազմաձևում Example Hardware-ում
25G Ethernet Intel FPGA IP հիմնական պարամետրերի խմբագրիչը թույլ է տալիս կազմել և կարգավորել դիզայնը նախկինումampթիրախային զարգացման հավաքածուի վրա:

Դիզայնը կազմելու և կազմաձևելու համար, օրինակampՍարքավորումների վրա, հետևեք հետևյալ քայլերին.

1. Գործարկեք Intel Quartus Prime Pro Edition ծրագիրը և ընտրեք Processing ➤ Start Compilation՝ դիզայնը կազմելու համար:
2. SRAM օբյեկտ ստեղծելուց հետո file .sof, հետևեք այս քայլերին ապարատային դիզայնը ծրագրավորելու համար, օրինակample Intel Agilex սարքի վրա.
   ա. Գործիքներ ընտրացանկում սեղմեք Ծրագրավորող:
   բ. Ծրագրավորողում կտտացրեք «Սարքավորումների կարգավորում»:
   գ. Ընտրեք ծրագրավորման սարք:
   դ. Ընտրեք և ավելացրեք Intel Agilex տախտակը ձեր Intel Quartus Prime Pro Edition նիստին:
   ե. Համոզվեք, որ Mode-ը դրված է JTAG.
   զ. Ընտրեք Intel Agilex սարքը և սեղմեք Add Device: Ծրագրավորողը ցուցադրում է
   ձեր տախտակի վրա գտնվող սարքերի միջև կապերի բլոկային դիագրամ:
   է. Ձեր .sof-ով տողում նշեք .sof-ի վանդակը:
   հ. Նշեք վանդակը Ծրագիր/Կարգավորել սյունակում:
   ես. Սեղմեք Սկսել:

1.6. F-tile 25G Ethernet Intel FPGA IP-ի ապարատային դիզայնի փորձարկում Example
F-tile 25G Ethernet Intel FPGA IP-ի հիմնական դիզայնը կազմելուց հետո, նախկինումampև կարգավորեք այն ձեր Intel Agilex սարքի վրա, կարող եք օգտագործել System Console՝ IP միջուկը ծրագրավորելու համար:
Համակարգի վահանակը միացնելու և ապարատային դիզայնը փորձարկելու համար, օրինակample, հետևեք հետևյալ քայլերին.

1. Intel Quartus Prime Pro Edition ծրագրաշարում ընտրեք Գործիքներ ➤ Համակարգ
   Վրիպազերծման գործիքներ ➤ Համակարգի վահանակ՝ համակարգի վահանակը գործարկելու համար:
2. Tcl Console-ի վահանակում մուտքագրեք cd hwtest՝ գրացուցակը փոխելու համար / hardware_test_design/hwtest:
3. Մուտքագրեք source main.tcl՝ J-ի հետ կապ բացելու համարTAG վարպետ.

Հետևեք դիզայնի «Սարքավորումների փորձարկում» բաժնի փորձարկման ընթացակարգին, օրինակample և դիտեք թեստի արդյունքները System Console-ում:

F-tile 25G Ethernet Design Example Intel Agilex սարքերի համար

F-tile 25G Ethernet դիզայնը նախկինample ցուցադրում է Ethernet լուծում Intel Agilex սարքերի համար՝ օգտագործելով 25G Ethernet Intel FPGA IP միջուկը:
Ստեղծեք դիզայնը նախկինample Examp25G Ethernet Intel FPGA IP պարամետրերի խմբագրիչի դիզայնի ներդիր: Դուք կարող եք նաև ընտրել դիզայնի ձևավորումը կամ առանց դրա
Reed-Solomon Forward Error Correction (RS-FEC) ֆունկցիան:
2.1. Առանձնահատկություններ

• Աջակցում է մեկ Ethernet ալիք, որն աշխատում է 25G:
• Ստեղծում է դիզայն, օրինակample RS-FEC հատկանիշով:
• Ապահովում է թեստային նստարան և մոդելավորման սցենար:
• Գործարկում է F-Tile Reference և System PLL ժամացույցներ Intel FPGA IP-ն՝ հիմնված IP կոնֆիգուրացիայի վրա:

2.2. Սարքավորումների և ծրագրային ապահովման պահանջներ
Դիզայնը փորձարկելու համար Intel-ը օգտագործում է հետևյալ սարքաշարն ու ծրագրակազմըample Linux համակարգում.

• Intel Quartus Prime Pro Edition ծրագրակազմ:
• Siemens* EDA QuestaSim, Synopsys* VCS և Cadence Xcelium սիմուլյատոր:
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) ապարատային փորձարկման համար:

2.3. Ֆունկցիոնալ նկարագրություն
F-tile 25G Ethernet դիզայնը նախկինample-ն բաղկացած է MAC+PCS+PMA հիմնական տարբերակից: Հետևյալ բլոկային դիագրամները ցույց են տալիս MAC+PCS+PMA հիմնական տարբերակի նախագծման բաղադրիչները և վերին մակարդակի ազդանշանները F-tile 25G Ethernet դիզայնի նախկինում:ampլե.
Նկար 5. Արգելափակման դիագրամ-F-սալիկի 25G Ethernet-ի դիզայն, օրինակample (MAC+PCS+PMA Core տարբերակ)

2.3.1. Դիզայնի բաղադրիչներ
Աղյուսակ 4. Դիզայնի բաղադրիչներ

Բաղադրիչ	Նկարագրություն
F-սալիկ 25G Ethernet Intel FPGA IP	Բաղկացած է MAC-ից, PCS-ից և հաղորդիչ PHY-ից՝ հետևյալ կազմաձևով. • Հիմնական տարբերակMAC+PCS+PMA • Միացնել հոսքի կառավարումը: կամընտիր • Միացնել կապի սխալ առաջացումը: կամընտիր • Միացնել նախաբանի անցումը: կամընտիր • Միացնել վիճակագրության հավաքագրումը: կամընտիր • Միացնել MAC վիճակագրության հաշվիչները: կամընտիր • Հղման ժամացույցի հաճախականությունը156.25 թ Դիզայնի համար նախկինample RS-FEC հատկանիշով կազմաձևված է հետևյալ լրացուցիչ պարամետրը. • Միացնել RS-FEC-ը: կամընտիր
F-Tile Reference և System PLL Ժամացույցներ Intel FPGA IP	F-Tile Reference և System PLL Clocks Intel FPGA IP պարամետրի խմբագրի կարգավորումները համապատասխանում են F-tile 25G Ethernet Intel FPGA IP-ի պահանջներին: Եթե ​​դուք ստեղծում եք դիզայնը նախկինampօգտագործելով Ստեղծել Example Դիզայն կոճակը IP պարամետրի խմբագրում, IP-ն ինքնաբերաբար տեղադրվում է: Եթե ​​դուք ստեղծեք ձեր սեփական դիզայնը նախկինampԲացի այդ, դուք պետք է ձեռքով ձևակերպեք այս IP-ն և միացնեք բոլոր I/O պորտերը: Այս IP-ի մասին տեղեկությունների համար տե՛ս F-Tile Architecture և PMA և FEC Direct PHY IP օգտագործողի ուղեցույց.
Հաճախորդի տրամաբանություն	Բաղկացած է. • Երթևեկության գեներատոր, որը փոխանցում է 25G Ethernet Intel FPGA IP միջուկի պայթած փաթեթներ: • Երթևեկության մոնիտոր, որը վերահսկում է պայթած փաթեթները, որոնք գալիս են 25G Ethernet Intel FPGA IP միջուկից:
Աղբյուր և զոնդ	Աղբյուրի և հետաքննության ազդանշաններ, ներառյալ համակարգի վերակայման մուտքային ազդանշանը, որը կարող եք օգտագործել վրիպազերծման համար:

Առնչվող տեղեկատվություն
F-Tile Architecture և PMA և FEC Direct PHY IP օգտագործողի ուղեցույց

Մոդելավորում

Testbench-ն ուղարկում է երթևեկությունը IP միջուկի միջոցով՝ գործադրելով IP միջուկի փոխանցման և ընդունման կողմերը:
2.4.1. Փորձարկման նստարան
Նկար 6. F-tile 25G Ethernet Intel FPGA IP Design Ex-ի բլոկ դիագրամampSimulation Testbench

Աղյուսակ 5. Փորձարկման սեղանի բաղադրիչներ

Բաղադրիչ	Նկարագրություն
Սարքը փորձարկման փուլում է (DUT)	25G Ethernet Intel FPGA IP միջուկը:
Ethernet փաթեթների գեներատոր և փաթեթների մոնիտոր	• Փաթեթների գեներատորը ստեղծում է շրջանակներ և փոխանցում դեպի DUT: • Packet Monitor-ը վերահսկում է TX և RX տվյալների ուղիները և ցուցադրում շրջանակները սիմուլյատորի վահանակում:
F-Tile Reference և System PLL Ժամացույցներ Intel FPGA IP	Ստեղծում է հաղորդիչ և համակարգի PLL տեղեկատու ժամացույցներ:

2.4.2. Սիմուլյացիոն դիզայն Example Բաղադրիչներ
Աղյուսակ 6. F-tile 25G Ethernet Design Example Testbench File Նկարագրություններ

File Անուն	Նկարագրություն
Testbench և Simulation Files
basic_avl_tb_top.v	Վերին մակարդակի փորձարկման նստարան file. Փորձարկման նստարանը ներկայացնում է DUT-ը, կատարում է Avalon® հիշողության քարտեզագրված կոնֆիգուրացիա դիզայնի բաղադրիչների և հաճախորդի տրամաբանության վրա, ինչպես նաև ուղարկում և ստանում է փաթեթներ 25G Ethernet Intel FPGA IP-ից կամ դրանից:
Testbench սցենարներ
շարունակել…

File Անուն	Նկարագրություն
run_vsim.do	ModelSim սկրիպտը՝ թեստային սեղանը գործարկելու համար:
run_vcs.sh	Synopsys VCS սկրիպտը՝ թեստային սեղանը գործարկելու համար:
run_xcelium.sh	Cadence Xcelium սկրիպտը՝ թեստային սեղանը գործարկելու համար:

2.4.3. Փորձարկման դեպք
Մոդելավորման փորձարկման դեպքը կատարում է հետևյալ գործողությունները.

1. Instanciates F-tile 25G Ethernet Intel FPGA IP և F-Tile Reference և System PLL Ժամացույցներ Intel FPGA IP:
2. Սպասում է, որ RX ժամացույցը և PHY կարգավիճակի ազդանշանը կարգավորվեն:
3. Տպում է PHY կարգավիճակը:
4. Ուղարկում և ստանում է 10 վավեր տվյալներ:
5. Վերլուծում է արդյունքները. Հաջող փորձարկման սեղանը ցուցադրում է «Testbench-ը ավարտված է»:

Հետևյալ սample ելքը ցույց է տալիս հաջողված սիմուլյացիայի փորձնական գործարկումը.

Կազմում

Հետևեք դիզայնի կազմման և կազմաձևման ընթացակարգին, օրինակample Hardware-ում դիզայնը կազմելու և կազմաձևելու համար, օրինակample ընտրված սարքաշարում:
Դուք կարող եք գնահատել ռեսուրսների օգտագործումը և Fmax-ը՝ օգտագործելով միայն կոմպիլյացիոն դիզայնը, օրինակampլե. Դուք կարող եք կազմել ձեր դիզայնը՝ օգտագործելով Start Compilation հրամանը
Մշակման ընտրացանկ Intel Quartus Prime Pro Edition ծրագրաշարում: Հաջող կազմավորումը առաջացնում է կազմման հաշվետվության ամփոփագիր:
Լրացուցիչ տեղեկությունների համար տես Դիզայնի կազմումը Intel Quartus Prime Pro Edition-ի Օգտագործման ուղեցույցում:
Առնչվող տեղեկատվություն

• Դիզայնի կազմում և կազմաձևում Example Hardware-ում 7-րդ էջում
• Դիզայնի հավաքածու Intel Quartus Prime Pro Edition-ում Օգտագործողի ուղեցույց

2.6. Սարքավորումների փորձարկում
Սարքավորումների նախագծման մեջ նախկինampԲացի այդ, դուք կարող եք ծրագրավորել IP միջուկը ներքին սերիական շրջադարձային ռեժիմում և առաջացնել երթևեկություն փոխանցման կողմում, որը հետ է պտտվում ընդունման կողմից:
Դիզայնը փորձարկելու համար հետևեք տրված համապատասխան տեղեկատվական հղման ընթացակարգինample ընտրված սարքաշարում:
Առնչվող տեղեկատվություն
F-tile 25G Ethernet Intel FPGA IP-ի ապարատային դիզայնի փորձարկում Example էջ 8
2.6.1. Փորձարկման կարգը
Հետևեք այս քայլերին՝ դիզայնը փորձարկելու համար, օրինակample ապարատային:

1. Նախքան այս դիզայնի ապարատային փորձարկումն իրականացնելը, օրինակample, դուք պետք է վերականգնել համակարգը.
   ա. Սեղմեք Գործիքներ ➤ In-System Sources & Probes Editor գործիք լռելյայն Source և Probe GUI-ի համար:
   բ. Փոխեք համակարգի վերակայման ազդանշանը (Աղբյուրը[3:0]) 7-ից 8-ը՝ վերակայումները կիրառելու և համակարգի վերակայման ազդանշանը վերադարձրեք 7-ին՝ համակարգը վերակայման վիճակից ազատելու համար:
   գ. Դիտեք զոնդի ազդանշանները և համոզվեք, որ կարգավիճակը վավեր է:
2. Համակարգի վահանակում նավարկեք դեպի hwtest թղթապանակ և գործարկեք հրամանը՝ source main.tcl՝ J-ն ընտրելու համար:TAG վարպետ. Լռելյայնորեն առաջին ՋTAG վարպետ ՋTAG շղթան ընտրված է. Ընտրելու համար ՋTAG վարպետ Intel Agilex սարքերի համար, գործարկեք այս հրամանը՝ set_jtag <number of appropriate JTAG վարպետ>։ Օրինակ՝ample: set_jtag 1.
3. Գործարկեք հետևյալ հրամանները համակարգի վահանակում՝ սերիական շրջադարձային թեստը սկսելու համար.

Աղյուսակ 7. Հրամանի պարամետրեր

Պարամետր	Նկարագրություն	Example Օգտագործում
chkphy_status	Ցուցադրում է ժամացույցի հաճախականությունները և PHY կողպման կարգավիճակը:	% chkphy_status 0 # Ստուգեք հղման կարգավիճակը 0
chkmac_stats	Ցուցադրում է արժեքները MAC վիճակագրության հաշվիչներում:	% chkmac_stats 0 # Ստուգում է 0 հղման mac վիճակագրության հաշվիչը
clear_all_stats	Մաքրում է IP-ի հիմնական վիճակագրության հաշվիչները:	% clear_all_stats 0 # Մաքրում է 0 հղման վիճակագրությունը
start_gen	Գործարկում է փաթեթների գեներատորը:	% start_gen 0 # Սկսեք փաթեթների ստեղծումը 0-րդ հղման վրա
stop_gen	Դադարեցնում է փաթեթների գեներատորը:	% stop_gen 0 # Դադարեցրեք փաթեթների ստեղծումը 0-ի վրա
loop_on	Միացնում է ներքին սերիական հանգույցը:	% loop_on 0 # Միացնել ներքին հանգույցը 0 հղման վրա
loop_off	Անջատում է ներքին սերիական շրջադարձը:	% loop_off 0 # Անջատեք ներքին հանգույցը 0 հղման վրա
reg_read	Վերադարձնում է IP-ի հիմնական ռեգիստրի արժեքը .	% reg_read 0x402 # Կարդացեք IP CSR գրանցումը 402 հղման 0 հասցեում
reg_write	Գրում է հասցեով IP հիմնական ռեգիստրին .	% reg_write 0x401 0x1 # Գրեք 0x1 IP CSR զրոյական գրանցման համար 401 հղման 0 հասցեում

ա. Մուտքագրեք loop_on միացնելու ներքին սերիական հանգույցի ռեժիմը:
բ. Մուտքագրեք chkphy_status PHY-ի կարգավիճակը ստուգելու համար: TXCLK, RXCLK և RX կարգավիճակը պետք է ունենա ստորև ներկայացված նույն արժեքները կայուն հղման համար.

գ. Մուտքագրեք clear_all_stats մաքրել TX և RX վիճակագրության գրանցամատյանները:
դ. Մուտքագրեք start_gen սկսել փաթեթների արտադրությունը:
ե. Մուտքագրեք stop_gen դադարեցնել փաթեթների արտադրությունը:
զ. Մուտքագրեք chkmac_stats կարդալ TX և RX վիճակագրական հաշվիչներ: Համոզվեք, որ.
ես. Փոխանցված փաթեթների շրջանակները համընկնում են ստացված փաթեթների շրջանակների հետ:
ii. Սխալների շրջանակներ չեն ստացվել:
է. Մուտքագրեք loop_off անջատել ներքին սերիական հանգույցը:
Նկար 7. Sampթեստային ելք — TX և RX վիճակագրական հաշվիչներ

Փաստաթղթերի վերանայման պատմություն F-tile 25G Ethernet FPGA IP դիզայնի համար ExampՕգտագործողի ուղեցույց

Փաստաթղթի տարբերակը	Intel Quartus Prime տարբերակը	IP տարբերակ	Փոփոխություններ
2022.10.14	22.3	1.0.0	Նախնական թողարկում.

Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են. Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքանիշերն են: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը: *Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:
ISO
9001։2015
Գրանցված է

Առցանց տարբերակը
Ուղարկել կարծիք
ID՝ 750200
Տարբերակ՝ 2022.10.14

Փաստաթղթեր / ռեսուրսներ

intel F-Tile 25G Ethernet FPGA IP դիզայն Example [pdf] Օգտագործողի ուղեցույց F-Tile 25G Ethernet FPGA IP դիզայն Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Exampլե, 750200

Հղումներ

• Օգտագործողի ձեռնարկ