DisplayPort Agilex F-Tile FPGA IP Design Example
Օգտագործողի ուղեցույց
Թարմացվել է Intel® Quartus® Prime Design Suite-ի համար՝ 21.4
IP տարբերակ՝ 21.0.0

DisplayPort Intel FPGA IP դիզայն Exampարագ մեկնարկի ուղեցույց

DisplayPort Intel® FPGA IP դիզայնը նախկինampIntel Agilex™ F-սալիկ սարքերի համար նախատեսված սարքերն ունեն փորձարկման սեղանի մոդելավորում և ապարատային դիզայն, որն աջակցում է կոմպիլյացիան և ապարատային փորձարկումը:
DisplayPort Intel FPGA IP-ն առաջարկում է հետևյալ դիզայնը, օրինակamples:

• DisplayPort SST զուգահեռ հանգույց առանց Pixel Clock Recovery (PCR) մոդուլի ստատիկ արագությամբ

Երբ դուք ստեղծում եք դիզայն նախկինample, պարամետրերի խմբագրիչը ավտոմատ կերպով ստեղծում է fileանհրաժեշտ է դիզայնը մոդելավորելու, կազմելու և փորձարկելու համար:
Նշում. Intel Quartus® Prime 21.4 ծրագրային տարբերակը աջակցում է միայն նախնական դիզայնի օրինակինample Simulation, Synthesis, Compilation, and Time վերլուծության նպատակներով: Սարքավորումների ֆունկցիոնալությունը լիովին ստուգված չէ:
Գծապատկեր 1. Զարգացում Սtages

Առնչվող տեղեկատվություն

• DisplayPort Intel FPGA IP Օգտագործողի ուղեցույց
• Միգրացիա դեպի Intel Quartus Prime Pro Edition

1.1. Տեղեկատուի կառուցվածքը
Նկար 2. Տեղեկատուի կառուցվածքը

Աղյուսակ 1. Դիզայն Example Բաղադրիչներ

Թղթապանակներ	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX շինանյութ)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX շինանյութ)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Սարքավորումների և ծրագրային ապահովման պահանջներ
Դիզայնը փորձարկելու համար Intel-ը օգտագործում է հետևյալ սարքաշարն ու ծրագրակազմըampլե:
Սարքավորումներ

• Intel Agilex I-Series Development Kit

Ծրագրային ապահովում

• Intel Quartus Prime
• Synopsys* VCL Simulator

1.3. Դիզայնի ստեղծում
Օգտագործեք DisplayPort Intel FPGA IP պարամետրերի խմբագրիչը Intel Quartus Prime ծրագրաշարում՝ դիզայնը ստեղծելու համարampլե.
Նկար 3. Դիզայնի հոսքի առաջացում

1. Ընտրեք Գործիքներ ➤ IP կատալոգ և ընտրեք Intel Agilex F-tile որպես թիրախային սարքերի ընտանիք:
   Նշում. Դիզայնը նախկինampաջակցում է միայն Intel Agilex F-սալիկի սարքերը:
2. IP կատալոգում գտնեք և կրկնակի սեղմեք DisplayPort Intel FPGA IP-ն: Հայտնվում է նոր IP տարբերակի պատուհանը:
3. Նշեք վերին մակարդակի անուն ձեր հարմարեցված IP տարբերակի համար: Պարամետրերի խմբագրիչը պահպանում է IP տատանումների կարգավորումները a file անվանված .ip.
4. Դուք կարող եք ընտրել Intel Agilex F-սալիկի հատուկ սարք «Սարք» դաշտում կամ պահպանել լռելյայն Intel Quartus Prime ծրագրային սարքի ընտրությունը:
5. Սեղմեք OK: Պարամետրերի խմբագրիչը հայտնվում է:
6. Կազմաձևեք ցանկալի պարամետրերը և՛ TX, և՛ RX
7. Դիզայնի վրա Exampներդիրում, ընտրեք DisplayPort SST Parallel Loopback առանց PCR:
8. Ընտրեք Simulation՝ թեստային նստարան ստեղծելու համար, և ընտրեք Synthesis՝ ապարատային դիզայնի ստեղծման համարampլե. Դիզայնը ստեղծելու համար դուք պետք է ընտրեք այս տարբերակներից առնվազն մեկըample fileս. Եթե ​​երկուսն էլ ընտրեք, գեներացման ժամանակը ավելի երկար է:
9. Սեղմեք Ստեղծել նախկինampԴիզայն.

1.4. Դիզայնի մոդելավորում
DisplayPort Intel FPGA IP դիզայնը նախկինample testbench-ը նմանակում է սերիական loopback դիզայնը TX օրինակից մինչև RX օրինակ: Ներքին վիդեո նախշերի գեներատորի մոդուլը վարում է DisplayPort TX օրինակը, իսկ RX օրինակի վիդեո ելքը միանում է CRC շաշկի փորձարկման նստարանին:
Նկար 4. Դիզայնի մոդելավորման հոսք

1. Գնացեք Synopsys simulator թղթապանակ և ընտրեք VCS:
2. Գործարկել սիմուլյացիոն սցենար:
   Աղբյուր vcs_sim.sh
3. Սցենարը կատարում է Quartus TLG-ը, հավաքում և գործարկում է թեստային նստարանը սիմուլյատորում:
4. Վերլուծեք արդյունքը.
   Հաջող սիմուլյացիան ավարտվում է Source and Sink SRC համեմատությամբ:

1.5. Դիզայնի կազմում և մոդելավորում
Նկար 5. Դիզայնի կազմում և մոդելավորում

Սարքավորումների վրա ցուցադրական թեստ կազմելու և գործարկելու համար, օրինակampդիզայնի համար, հետևեք հետևյալ քայլերին.

1. Ապահովել ապարատային նախampդիզայնի ձևավորումն ավարտված է:
2. Գործարկեք Intel Quartus Prime Pro Edition ծրագիրը և բացեք /quartus/agi_dp_demo.qpf.
3. Սեղմեք Processing ➤ Start Compilation:
4. Սպասեք մինչև Կազմումն ավարտվի:

Նշում. Դիզայնը նախկինample-ն ֆունկցիոնալորեն չի ստուգում Նախնական նախագծման օրինակampայս Quartus թողարկումում ապարատային սարքերի մասին:
Առնչվող տեղեկատվություն
Intel Agilex I-Series FPGA Development Kit Օգտագործողի ուղեցույց

1.6. DisplayPort Intel FPGA IP դիզայն Example Պարամետրեր
Աղյուսակ 2. DisplayPort Intel FPGA IP դիզայն ExampՊարամետրեր Intel Agilex F-սալիկի սարքի համար

Պարամետր	Արժեք	Նկարագրություն
Հասանելի դիզայն Example
Ընտրեք Դիզայն	• Ոչ ոք • DisplayPort SST զուգահեռ Loopback առանց PCR	Ընտրեք դիզայնը նախկինումample պետք է գեներացվի. • Չկա. Դիզայն չկա, օրինակample-ն հասանելի է ընթացիկ պարամետրի ընտրության համար • DisplayPort SST Parallel Loopback առանց PCR. Այս դիզայնը օրինակample-ը ցուցադրում է զուգահեռ շրջադարձը DisplayPort-ից դեպի DisplayPort աղբյուր՝ առանց Pixel Clock Recovery (PCR) մոդուլի, երբ միացնում եք «Միացնել վիդեո մուտքագրման պատկերի պորտ» պարամետրը:
Դիզայն Example Files
Մոդելավորում	Դուրս, դուրս	Միացրեք այս տարբերակը՝ անհրաժեշտը ստեղծելու համար files մոդելավորման թեստային նստարանի համար:
Սինթեզ	Դուրս, դուրս	Միացրեք այս տարբերակը՝ անհրաժեշտը ստեղծելու համար files Intel Quartus Prime կոմպիլյացիայի և ապարատային դիզայնի համար:
Ստեղծված HDL ձևաչափ
Ստեղծել File Ձևաչափ	Verilog, VHDL	Ընտրեք ձեր նախընտրած HDL ձևաչափը ստեղծված դիզայնի համար, օրինակample fileհավաքածու. Նշում. Այս տարբերակը որոշում է միայն ստեղծված վերին մակարդակի IP-ի ձևաչափը fileս. Մնացած բոլորը files (օրինակ, օրինակample testbenches և վերին մակարդակ files ապարատային ցուցադրման համար) գտնվում են Verilog HDL ձևաչափով:
Թիրախային զարգացման հավաքածու
Ընտրեք տախտակ	• Զարգացման հավաքածու չկա • Intel Agilex I-Series Զարգացման հավաքածու	Ընտրեք տախտակը նպատակային դիզայնի համար, օրինակampլե. • Զարգացման հավաքածու չկա. այս տարբերակը բացառում է դիզայնի բոլոր ապարատային ասպեկտները, օրինակampլե. IP միջուկը բոլոր փին հանձնարարությունները դնում է վիրտուալ կապին: • Intel Agilex I-Series FPGA Development Kit. այս ընտրանքը ավտոմատ կերպով ընտրում է նախագծի նպատակային սարքը, որպեսզի համապատասխանի սարքին այս մշակման հավաքածուի վրա: Դուք կարող եք փոխել թիրախային սարքը՝ օգտագործելով Փոխել թիրախային սարքի պարամետրը, եթե ձեր տախտակի վերանայումն ունի սարքի այլ տարբերակ: IP միջուկը սահմանում է բոլոր փին հանձնարարությունները՝ ըստ զարգացման փաթեթի: Նշում. Նախնական Նախագծում ExampԱյս Quartus թողարկումում le-ն ֆունկցիոնալորեն ստուգված չէ սարքաշարի վրա: • Պատվերով մշակման հավաքածու. այս տարբերակը թույլ է տալիս դիզայնի օրինակampայն պետք է փորձարկվի երրորդ կողմի մշակման հավաքածուի վրա՝ Intel FPGA-ով: Հնարավոր է, որ ձեզ անհրաժեշտ լինի ինքնուրույն սահմանել փինային հանձնարարությունները:
	Թիրախային սարք
Փոխել թիրախային սարքը	Դուրս, դուրս	Միացրեք այս տարբերակը և ընտրեք սարքի նախընտրելի տարբերակը զարգացման հավաքածուի համար:

Զուգահեռ Loopback Design Examples

DisplayPort Intel FPGA IP դիզայնը նախկինamples ցուցադրում է զուգահեռ շրջադարձ՝ DisplayPort RX օրինակից մինչև DisplayPort TX օրինակ՝ առանց Pixel Clock Recovery (PCR) մոդուլի ստատիկ արագությամբ:
Աղյուսակ 3. DisplayPort Intel FPGA IP դիզայն Example Intel Agilex F-սալիկի սարքի համար

Դիզայն Example	Նշանակում	Տվյալների տոկոսադրույքը	Ալիքի ռեժիմ	Loopback տեսակը
DisplayPort SST զուգահեռ հանգույց առանց PCR	DisplayPort SST	HBR3	Սիմպլեքս	Զուգահեռ առանց PCR

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback դիզայնի առանձնահատկությունները
SST-ի զուգահեռ հանգույցի ձևավորում, օրինակamples-ը ցույց է տալիս մեկ վիդեո հոսքի փոխանցում DisplayPort-ից դեպի DisplayPort աղբյուր՝ առանց Pixel Clock Recovery-ի (PCR) ստատիկ արագությամբ:

Նկար 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback առանց PCR

• Այս տարբերակում DisplayPort աղբյուրի պարամետրը՝ TX_SUPPORT_IM_ENABLE, միացված է և օգտագործվում է վիդեո պատկերի միջերեսը:
• DisplayPort լվացարանը ստանում է վիդեո և կամ աուդիո հոսք արտաքին վիդեո աղբյուրից, ինչպիսին է GPU-ն, և այն վերծանում է զուգահեռ վիդեո ինտերֆեյսի մեջ:
• DisplayPort խորտակման վիդեո ելքը ուղղակիորեն վարում է DisplayPort աղբյուրի վիդեո ինտերֆեյսը և կոդավորում է DisplayPort-ի հիմնական հղումը, նախքան մոնիտորին փոխանցելը:
• IOPLL-ը ֆիքսված հաճախականությամբ վարում է և՛ DisplayPort լվացարանը, և՛ աղբյուրի տեսաժամացույցները:
• Եթե ​​DisplayPort-ի խորտակիչը և աղբյուրի MAX_LINK_RATE պարամետրը կազմաձևված է HBR3-ի, իսկ PIXELS_PER_CLOCK-ը կազմաձևված է Quad-ի, տեսաժամացույցն աշխատում է 300 ՄՀց հաճախականությամբ՝ 8Kp30 պիքսելների արագությունն ապահովելու համար (1188/4 = 297 ՄՀց):

2.2. Ժամացույցի սխեման
Ժամացույցի սխեման ցույց է տալիս ժամացույցի տիրույթները DisplayPort Intel FPGA IP դիզայնի նախկինումampլե.
Նկար 7. Intel Agilex F-tile DisplayPort Transceiver ժամացույցի սխեման

Աղյուսակ 4. Ժամացույցի սխեմայի ազդանշաններ

Ժամացույցը դիագրամում	Նկարագրություն
SysPLL refclk	F-tile System PLL տեղեկատու ժամացույց, որը կարող է լինել ցանկացած ժամացույցի հաճախականություն, որը բաժանվում է System PLL-ի այդ ելքային հաճախականության համար: Այս դիզայնում նախկինample, system_pll_clk_link և rx/tx refclk_link-ը կիսում են նույն SysPLL refclk-ը, որը 150 ՄՀց է: Այն պետք է լինի անվճար գործող ժամացույց, որը միացված է հատուկ հաղորդիչի տեղեկատու ժամացույցի փինից դեպի Reference և System PLL Clocks IP մուտքային ժամացույցի միացքը, նախքան համապատասխան ելքային պորտը միացնելը DisplayPort Phy Top-ին:
system_pll_clk_link	Համակարգի PLL ելքային նվազագույն հաճախականությունը, որն ապահովում է DisplayPort-ի բոլոր արագությունը, 320 ՄՀց է: Այս դիզայնը նախկինample-ն օգտագործում է 900 ՄՀց (ամենաբարձր) ելքային հաճախականություն, որպեսզի SysPLL refclk-ը հնարավոր լինի համօգտագործել rx/tx refclk_link-ի հետ, որը 150 ՄՀց է:
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR և Tx PLL Link refclk, որոնք ամրագրվել են 150 ՄՀց հաճախականությամբ՝ աջակցելու DisplayPort տվյալների բոլոր արագությանը:
rx_ls_clkout/tx Կլկաուտ է	DisplayPort կապի արագության ժամացույցը DisplayPort IP միջուկին: Հաճախականությունը համարժեք է Տվյալների արագությանը, որը բաժանում է տվյալների զուգահեռ լայնությանը: Exampլե: Հաճախականություն = տվյալների արագություն/տվյալների լայնություն = 8.1 Գ (HBR3) / 40 բիթ = 202.5 ​​ՄՀց

2.3. Simulation Testbench
Մոդելավորման թեստային նստարանը նմանակում է DisplayPort TX սերիական հանգույցը RX-ի:
Նկար 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram

Աղյուսակ 5. Փորձարկման սեղանի բաղադրիչներ

Բաղադրիչ	Նկարագրություն
Video Pattern Generator	Այս գեներատորը արտադրում է գունավոր գծերի նախշեր, որոնք դուք կարող եք կարգավորել: Դուք կարող եք պարամետրացնել տեսանյութի ձևաչափի ժամանակը:
Testbench Control	Այս բլոկը վերահսկում է սիմուլյացիայի փորձարկման հաջորդականությունը և առաջացնում է անհրաժեշտ խթանիչ ազդանշաններ դեպի TX միջուկ: Փորձնական նստարանի կառավարման բլոկը նաև կարդում է CRC արժեքը ինչպես աղբյուրից, այնպես էլ լվացարանից՝ համեմատություններ անելու համար:
RX Link արագության ժամացույցի հաճախականության ստուգիչ	Այս ստուգիչը ստուգում է, թե արդյոք RX հաղորդիչի վերականգնված ժամացույցի հաճախականությունը համապատասխանում է տվյալների ցանկալի արագությանը:
TX Link արագության ժամացույցի հաճախականության ստուգիչ	Այս ստուգիչը ստուգում է, թե արդյոք TX հաղորդիչի վերականգնված ժամացույցի հաճախականությունը համապատասխանում է տվյալների ցանկալի արագությանը:

Մոդելավորման փորձնական նստարանը կատարում է հետևյալ ստուգումները.
Աղյուսակ 6. Փորձարկման սեղանի ստուգումներ

Փորձարկման չափանիշներ	Ստուգում
• Հղումով ուսուցում տվյալների փոխարժեքով HBR3 • Կարդացեք DPCD գրանցամատյանները՝ ստուգելու համար, թե արդյոք DP Status-ը սահմանում և չափում է ինչպես TX, այնպես էլ RX կապի արագության հաճախականությունը:	Ինտեգրում է հաճախականության ստուգիչը՝ չափելու Link Speed ​​ժամացույցի հաճախականությունը TX և RX հաղորդիչից:
• Գործարկել վիդեո նախշը TX-ից մինչև RX: • Ստուգեք CRC-ը և՛ աղբյուրի, և՛ լվացարանի համար՝ ստուգելու, թե արդյոք դրանք համընկնում են	• Տեսանյութի օրինաչափությունների գեներատորը միացնում է DisplayPort Source-ին` վիդեո նախշը ստեղծելու համար: • Testbench-ի կառավարումը այնուհետև կարդում է և՛ Source, և՛ Sink CRC-ը DPTX և DPRX գրանցամատյաններից և համեմատվում է՝ համոզվելու համար, որ երկու CRC արժեքներն էլ նույնական են: Նշում. CRC-ի հաշվարկն ապահովելու համար դուք պետք է միացնեք «Support CTS» թեստի ավտոմատացման պարամետրը:

Փաստաթղթերի վերանայման պատմություն DisplayPort Intel-ի համար

Agilex F-tile FPGA IP Design ExampՕգտագործողի ուղեցույց

Փաստաթղթի տարբերակը	Intel Quartus Prime տարբերակը	IP տարբերակ	Փոփոխություններ
2021.12.13	21.4	21.0.0	Նախնական թողարկում.

Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են. Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքանիշերն են: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը:
*Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:
ISO 9001: Գրանցված է 2015թ

Առցանց տարբերակը
Ուղարկել կարծիք
UG-20347
ID: 709308
Տարբերակ: 2021.12.13

Փաստաթղթեր / ռեսուրսներ

intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] Օգտագործողի ուղեցույց DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP Design, UG-20347, 709308

Հղումներ

• Օգտագործողի ձեռնարկ