DisplayPort Agilex F-Tile FPGA IP Design Example
Gid itilizatè
Mizajou pou Intel® Quartus® Prime Design Suite: 21.4
IP vèsyon: 21.0.0

DisplayPort Intel FPGA IP Design Example Gid Quick Start

DisplayPort Intel® FPGA IP konsepsyon eksamples pou aparèy Intel Agilex™ F-mosaïk prezante yon banc tès simulation ak yon konsepsyon pyès ki nan konpitè ki sipòte konpilasyon ak tès kenkayri.
DisplayPort Intel FPGA IP la ofri konsepsyon sa yo egzanpamples:

• DisplayPort SST loopback paralèl san yon modil rekiperasyon revèy pixel (PCR) nan vitès estatik

Lè ou jenere yon konsepsyon example, editè paramèt otomatikman kreye a files nesesè pou simule, konpile, ak tès konsepsyon an nan pyès ki nan konpitè.
Nòt: Vèsyon lojisyèl Intel Quartus® Prime 21.4 sipòte sèlman konsepsyon Preliminè Example pou Simulation, Sentèz, Konpilasyon, ak analiz distribisyon. Fonksyonalite pyès ki nan konpitè pa konplètman verifye.
Figi 1. Devlopman Stages

Enfòmasyon ki gen rapò

• Gid itilizatè DisplayPort Intel FPGA IP
• Migrasyon nan Intel Quartus Prime Pro Edition

1.1. Estrikti Anyè
Figi 2. Estrikti Anyè

Tablo 1. Konsepsyon Egzample konpozan

Dosye	Files
rtl/nwayo	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX blòk bilding)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX blòk bilding)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Kondisyon pyès ki nan konpitè ak lojisyèl
Intel itilize pyès ki nan konpitè ak lojisyèl sa yo pou teste konsepsyon ansyen anample:
Materyèl

• Intel Agilex I-Series Development Kit

Lojisyèl

• Intel Quartus Prime
• Synopsys* VCL similatè

1.3. Jenere konsepsyon an
Sèvi ak DisplayPort Intel FPGA IP paramèt editè nan lojisyèl Intel Quartus Prime pou jenere konsepsyon ansyen anample.
Figi 3. Jenere Design Flow la

1. Chwazi Zouti ➤ Katalòg IP, epi chwazi Intel Agilex F-mosaïque kòm fanmi aparèy sib la.
   Remak: konsepsyon an eksample sèlman sipòte Intel Agilex F-mosaïque aparèy.
2. Nan Katalòg IP a, lokalize epi klike doub DisplayPort Intel FPGA IP. Fenèt New IP Varyasyon an parèt.
3. Espesifye yon non wo nivo pou varyasyon IP koutim ou a. Editè paramèt la sove paramèt varyasyon IP yo nan yon file non .ip.
4. Ou ka chwazi yon aparèy espesifik Intel Agilex F-mosay nan jaden Aparèy la, oswa kenbe seleksyon aparèy lojisyèl Intel Quartus Prime defo a.
5. Klike sou OK. Editè paramèt la parèt.
6. Konfigure paramèt yo vle pou tou de TX ak RX
7. Sou Design Example tab, chwazi DisplayPort SST Paralèl Loopback San PCR.
8. Chwazi Simulation pou jenere ban tès la, epi chwazi sentèz pou jenere konsepsyon pyès ki nan konpitè ansyenample. Ou dwe chwazi omwen youn nan opsyon sa yo pou jenere konsepsyon ansyen anample files. Si w chwazi tou de, tan jenerasyon an pi long.
9. Klike sou Jenere Example Design.

1.4. Simulation konsepsyon an
DisplayPort Intel FPGA IP konsepsyon ansyen anample testbench simule yon seri loopback konsepsyon soti nan yon egzanp TX nan yon egzanp RX. Yon modil jeneratè modèl videyo entèn kondwi egzanp DisplayPort TX la ak pwodiksyon videyo egzanp RX konekte ak dam CRC nan banc tès la.
Figi 4. Flow Simulation Design

1. Ale nan katab similatè Synopsys epi chwazi VCS.
2. Kouri script simulation.
   Sous vcs_sim.sh
3. Script la fè Quartus TLG, konpile epi kouri testbench la nan similatè a.
4. Analize rezilta a.
   Yon simulation siksè fini ak konparezon sous ak koule SRC.

1.5. Konpile ak similye konsepsyon an
Figi 5. Konpile ak similye konsepsyon an

Pou konpile epi kouri yon tès demonstrasyon sou pyès ki nan konpitè ansyenample konsepsyon, swiv etap sa yo:

1. Asire kenkayri ansyenampjenerasyon konsepsyon an konplè.
2. Lanse lojisyèl Intel Quartus Prime Pro Edition epi ouvri /quartus/agi_dp_demo.qpf.
3. Klike sou Pwosesis ➤ Kòmanse Konpilasyon.
4. Rete tann jiskaske Konpilasyon fini.

Nòt: Konsepsyon an ansyenample pa verifye fonksyonèl konsepsyon Preliminè Egzample sou pyès ki nan konpitè nan lage Quartus sa a.
Enfòmasyon ki gen rapò
Gid itilizatè Intel Agilex I-Series FPGA Development Kit

1.6. DisplayPort Intel FPGA IP Design Example Paramèt
Tablo 2. DisplayPort Intel FPGA IP Design Egzample Paramèt pou Aparèy Intel Agilex F-mosaïque

Paramèt	Valè	Deskripsyon
Disponib Design Example
Chwazi Design	• Okenn • DisplayPort SST Paralèl Loopback san PCR	Chwazi konsepsyon an eksample yo dwe pwodwi. • Okenn: Pa gen konsepsyon egzanpample ki disponib pou seleksyon paramèt aktyèl la • DisplayPort SST Paralèl Loopback san PCR: Sa a konsepsyon egzanpample demontre loopback paralèl soti nan koule DisplayPort nan sous DisplayPort san yon modil Rekiperasyon Revèy Pixel (PCR) lè ou vire sou Pèmèt Videyo Antre Imaj Port paramèt la.
Design Example Files
Simulation	Sou, Off	Aktive opsyon sa a pou jenere sa ki nesesè yo files pou simulation testbench la.
Sentèz	Sou, Off	Aktive opsyon sa a pou jenere sa ki nesesè yo files pou Intel Quartus Prime konpilasyon ak konsepsyon pyès ki nan konpitè.
Jenere fòma HDL
Jenere File Fòma	Verilog, VHDL	Chwazi fòma HDL ou pi pito pou konsepsyon ki te pwodwi example filemete. Nòt: Opsyon sa a sèlman detèmine fòma pou IP nivo siperyè pwodwi a files. Tout lòt files (egzanpample testbenches ak nivo siperyè files pou demonstrasyon pyès ki nan konpitè) yo nan fòma Verilog HDL.
Twous Devlopman Sib
Chwazi Komisyon Konsèy la	• Pa gen Twous Devlopman • Intel Agilex I-Seri Twous Devlopman	Chwazi tablo a pou konsepsyon vize example. • Pa gen Twous Devlopman: Opsyon sa a ekskli tout aspè pyès ki nan konpitè pou konsepsyon an eksample. Nwayo IP a mete tout devwa PIN nan broch vityèl. • Intel Agilex I-Series FPGA Development Kit: Opsyon sa a otomatikman chwazi aparèy sib pwojè a pou matche ak aparèy la sou twous devlopman sa a. Ou ka chanje aparèy sib la lè l sèvi avèk paramèt Chanje Aparèy Sib la si revizyon tablo w la gen yon variant aparèy diferan. Nwayo IP a mete tout devwa PIN yo dapre twous devlopman an. Nòt: Konsepsyon preliminè Egzample pa fonksyonèl verifye sou pyès ki nan konpitè nan lage Quartus sa a. • Twous Devlopman Custom: Opsyon sa a pèmèt konsepsyon an eksampyo dwe teste sou yon twous devlopman twazyèm pati ak yon Intel FPGA. Ou ka bezwen mete devwa pin yo poukont ou.
	Sib Aparèy
Chanje Aparèy Sib	Sou, Off	Aktive opsyon sa a epi chwazi variant aparèy pi pito pou twous devlopman an.

Paralèl Loopback Design Egzamples

DisplayPort Intel FPGA IP konsepsyon ansyen anamples demontre boukback paralèl soti nan egzanp DisplayPort RX nan egzanp DisplayPort TX san yo pa yon modil Pixel Clock Recovery (PCR) nan vitès estatik.
Tablo 3. DisplayPort Intel FPGA IP Design Egzample pou Aparèy Intel Agilex F-mosaïque

Design Example	Deziyasyon	Done Pousantaj	Chanèl Mode	Kalite loopback
DisplayPort SST paralèl loopback san PCR	DisplayPort SST	HBR3	Senp	Paralèl san PCR

2.1. Intel Agilex F-mosaïque DisplayPort SST Paralèl Loopback Design Features
SST paralèl loopback konsepsyon eksamples demontre transmisyon yon sèl kouran videyo soti nan koule DisplayPort nan sous DisplayPort san yo pa rekiperasyon revèy pixel (PCR) nan vitès estatik.

Figi 6. Intel Agilex F-mosaïque DisplayPort SST Paralèl Loopback san PCR

• Nan variant sa a, paramèt sous DisplayPort la, TX_SUPPORT_IM_ENABLE, limen epi yo itilize koòdone imaj videyo a.
• Lavabo DisplayPort la resevwa videyo ak oswa odyo difizyon soti nan sous videyo ekstèn tankou GPU epi dekode li nan koòdone videyo paralèl.
• Pwodiksyon videyo koule DisplayPort la dirèkteman kondui koòdone videyo sous DisplayPort la ak kode nan lyen prensipal DisplayPort la anvan li transmèt nan monitè a.
• IOPLL a kondwi tou de koule DisplayPort la ak revèy videyo sous nan yon frekans fiks.
• Si paramèt MAX_LINK_RATE DisplayPort la ak paramèt MAX_LINK_RATE nan HBR3 epi PIXELS_PER_CLOCK configuré pou kwadwilatè, revèy videyo a kouri nan 300 MHz pou sipòte pousantaj pixel 8Kp30 (1188/4 = 297 MHz).

2.2. Revèy Scheme
Konplo revèy la montre domèn revèy yo nan konsepsyon DisplayPort Intel FPGA IP ansyenample.
Figi 7. Intel Agilex F-mosaïque DisplayPort Transceiver konplo revèy

Tablo 4. Siyal konplo a

Revèy nan dyagram	Deskripsyon
SysPLL refclk	F-mosaïque System PLL referans revèy ki kapab nenpòt frekans revèy ki se divize pa Sistèm PLL pou frekans pwodiksyon sa a. Nan konsepsyon sa a example, system_pll_clk_link ak rx/tx refclk_link ap pataje menm refclk SysPLL ki se 150Mhz. Li dwe yon revèy kouri gratis ki konekte nan yon peny revèy referans transceiver dedye a pò revèy D 'referans ak System PLL Clocks IP, anvan konekte pò pwodiksyon korespondan an DisplayPort Phy Top.
system_pll_clk_link	Frekans pwodiksyon PLL minimòm pou sipòte tout pousantaj DisplayPort se 320Mhz. Sa a konsepsyon ansyenample itilize 900 Mhz (pi wo) frekans pwodiksyon pou SysPLL refclk ka pataje ak rx/tx refclk_link ki se 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR ak Tx PLL Link refclk ki fikse sou 150 Mhz pou sipòte tout pousantaj done DisplayPort.
rx_ls_clkout/tx Èske clkout	DisplayPort Link Speed ​​Clock to revèy DisplayPort IP nwayo. Frekans ekivalan a To Done divize pa lajè done paralèl. Example: Frekans = pousantaj done/lajè done = 8.1G (HBR3) / 40bits = 202.5 MHz

2.3. Simulation Testbench
Bann tès simulation simulation seri DisplayPort TX pou RX.
Figi 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Blòk Dyagram

Tablo 5. Eleman Testbench

Eleman	Deskripsyon
Jeneratè modèl videyo	Dèlko sa a pwodui modèl ba koulè ke ou ka configured. Ou ka parametrize distribisyon an fòma videyo.
Kontwòl Bann tès	Blòk sa a kontwole sekans tès la nan simulation ak jenere siyal estimilis ki nesesè nan nwayo TX la. Blòk kontwòl testbench la tou li valè CRC nan tou de sous ak koule pou fè konparezon.
RX Link Speed ​​Clock Frekans Checker	Checker sa a verifye si frekans revèy RX transceiver la refè matche ak to done vle a.
TX Link Speed ​​Clock Frekans Checker	Checker sa a verifye si frekans revèy refè transceiver TX la matche ak to done vle a.

Bann tès simulation fè verifikasyon sa yo:
Tablo 6. Verifikasyon Bann Egzamen

Kritè tès yo	Verifikasyon
• Link Fòmasyon nan Data Rate HBR3 • Li rejis DPCD yo pou tcheke si DP Estati a tabli epi mezire frekans Vitès Link TX ak RX.	Entegre Checker Frekans pou mezire pwodiksyon frekans revèy Link Speed ​​la soti nan transceiver TX ak RX.
• Kouri modèl videyo soti nan TX a RX. • Verifye CRC pou tou de sous ak lavabo pou tcheke si yo koresponn	• Konekte dèlko modèl videyo ak Sous DisplayPort pou jenere modèl videyo a. • Kontwòl Testbench annapre li tou de CRC Sous ak Lavabo soti nan rejis DPTX ak DPRX epi konpare pou asire tou de valè CRC yo idantik. Nòt: Pou asire yo kalkile CRC, ou dwe aktive paramèt automatisation tès CTS Support.

Istwa revizyon dokiman pou Intel DisplayPort la

Agilex F-mosaïque FPGA IP Design Example Gid itilizatè

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
2021.12.13	21.4	21.0.0	Premye lage.

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.
*Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.
ISO 9001: 2015 Anrejistre

Online Version
Voye Feedback
UG-20347
ID: 709308
Vèsyon: 2021.12.13

Dokiman / Resous

intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdfGid Itilizatè DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP Design, UG-20347, 709308

Referans

• Manyèl itilizatè