DisplayPort Agilex F-Tile FPGA IP dizajn Example
Upute za korištenje
Ažurirano za Intel® Quartus® Prime Design Suite: 21.4
IP verzija: 21.0.0

DisplayPort Intel FPGA IP dizajn Example Quick Start Guide

DisplayPort Intel® FPGA IP dizajn nprampdatoteke za Intel Agilex™ F-tile uređaje imaju simulaciju testnog stola i dizajn hardvera koji podržava kompilaciju i testiranje hardvera.
DisplayPort Intel FPGA IP nudi sljedeći dizajn npramples:

• DisplayPort SST paralelna povratna petlja bez modula Pixel Clock Recovery (PCR) pri statičkoj brzini

Kada generirate dizajn example, uređivač parametara automatski stvara filepotrebno je simulirati, kompilirati i testirati dizajn u hardveru.
Bilješka: Inačica softvera Intel Quartus® Prime 21.4 podržava samo Preliminary Design Exampza potrebe simulacije, sinteze, kompilacije i analize vremena. Funkcionalnost hardvera nije u potpunosti provjerena.
Slika 1. Razvoj Stages

Povezane informacije

• DisplayPort Intel FPGA IP korisnički priručnik
• Migracija na Intel Quartus Prime Pro Edition

1.1. Struktura imenika
Slika 2. Struktura imenika

Tablica 1. Dizajn Example Komponente

mape	Files
rtl/jezgra	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX građevni blok)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX građevni blok)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardverski i softverski zahtjevi
Intel koristi sljedeći hardver i softver za testiranje dizajna nprampono:
Hardver

• Razvojni komplet Intel Agilex I serije

Softver

• Intel Quartus Prime
• Synopsys* VCL simulator

1.3. Generiranje dizajna
Koristite DisplayPort Intel FPGA IP uređivač parametara u softveru Intel Quartus Prime za generiranje dizajna nprample.
Slika 3. Generiranje toka dizajna

1. Odaberite Alati ➤ IP Catalog i odaberite Intel Agilex F-tile kao ciljnu obitelj uređaja.
   Napomena: Dizajn prample podržava samo Intel Agilex F-tile uređaje.
2. U IP katalogu pronađite i dvaput kliknite DisplayPort Intel FPGA IP. Pojavljuje se prozor New IP Variation.
3. Navedite naziv najviše razine za svoju prilagođenu IP varijaciju. Uređivač parametara sprema postavke IP varijacije u a file imenovani .ip.
4. Možete odabrati određeni Intel Agilex F-tile uređaj u polju Device ili zadržati zadani odabir Intel Quartus Prime softverskog uređaja.
5. Pritisnite OK. Pojavljuje se uređivač parametara.
6. Konfigurirajte željene parametre za TX i RX
7. Na Design Exampna kartici odaberite DisplayPort SST Parallel Loopback Without PCR.
8. Odaberite Simulacija za generiranje testnog stola i odaberite Sinteza za generiranje hardverskog dizajna nprample. Morate odabrati barem jednu od ovih opcija za generiranje dizajna nprample files. Ako odaberete oboje, vrijeme generiranja je dulje.
9. Pritisnite Generate Example Dizajn.

1.4. Simulacija dizajna
DisplayPort Intel FPGA IP dizajn nprample testbench simulira dizajn serijske povratne petlje od TX instance do RX instance. Interni modul za generiranje video uzorka pokreće instancu DisplayPort TX, a video izlaz instance RX povezuje se s CRC kontrolnicima u testnom stolu.
Slika 4. Tijek simulacije dizajna

1. Idite u mapu Synopsys simulatora i odaberite VCS.
2. Pokreni skriptu simulacije.
   Izvor vcs_sim.sh
3. Skripta izvodi Quartus TLG, kompajlira i pokreće testni stol u simulatoru.
4. Analizirajte rezultat.
   Uspješna simulacija završava usporedbom SRC-a Source i Sink.

1.5. Sastavljanje i simulacija dizajna
Slika 5. Sastavljanje i simulacija dizajna

Za kompajliranje i pokretanje demonstracijskog testa na hardveru nprampdizajn, slijedite ove korake:

1. Osigurajte hardver nprampgeneriranje dizajna je završeno.
2. Pokrenite softver Intel Quartus Prime Pro Edition i otvorite ga /quartus/agi_dp_demo.qpf.
3. Pritisnite Obrada ➤ Pokreni kompilaciju.
4. Pričekajte dok se kompilacija ne završi.

Bilješka: Dizajn prample ne provjerava funkcionalno idejni projekt Example na hardveru u ovom izdanju Quartusa.
Povezane informacije
Korisnički priručnik za Intel Agilex I-Series FPGA Development Kit

1.6. DisplayPort Intel FPGA IP dizajn Example Parametri
Tablica 2. DisplayPort Intel FPGA IP dizajn Prample Parametri za Intel Agilex F-tile uređaj

Parametar	Vrijednost	Opis
Dostupan dizajn Example
Odaberite Dizajn	• Ništa • DisplayPort SST Parallel Povratna petlja bez PCR-a	Odaberite dizajn nprample da se generira. • Ništa: Nema dizajna prample je dostupan za trenutni odabir parametra • DisplayPort SST Parallel Loopback bez PCR-a: Ovaj dizajn nprample demonstrira paralelnu povratnu petlju od DisplayPort odvodnika do DisplayPort izvora bez modula Pixel Clock Recovery (PCR) kada uključite parametar Enable Video Input Image Port.
Dizajn Example Files
Simulacija	Uključeno, isključeno	Uključite ovu opciju za generiranje potrebnih files za simulacijski ispitni stol.
Sinteza	Uključeno, isključeno	Uključite ovu opciju za generiranje potrebnih files za Intel Quartus Prime kompilaciju i dizajn hardvera.
Generirani HDL format
Generirati File Format	Verilog, VHDL	Odaberite željeni HDL format za generirani dizajn nprample filepostaviti. Bilješka: Ova opcija samo određuje format za generirani IP najviše razine files. Sve ostalo files (npr. nprample testbenches i vrhunska razina files za demonstraciju hardvera) su u Verilog HDL formatu.
Target Development Kit
Odaberite ploču	• Nema kompleta za razvoj • Intel Agilex I-Series Komplet za razvoj	Odaberite ploču za ciljani dizajn nprample. • Bez kompleta za razvoj: Ova opcija isključuje sve aspekte hardvera za dizajn nprample. IP jezgra postavlja sve dodjele pinova na virtualne pinove. • Intel Agilex I-Series FPGA Development Kit: Ova opcija automatski odabire ciljni uređaj projekta koji odgovara uređaju na ovom razvojnom kompletu. Možete promijeniti ciljni uređaj pomoću parametra Promjena ciljnog uređaja ako vaša revizija ploče ima drugu varijantu uređaja. IP jezgra postavlja sve dodjele pinova prema razvojnom kompletu. Bilješka: Idejni projekt Exampdatoteka nije funkcionalno provjerena na hardveru u ovom izdanju Quartusa. • Custom Development Kit: Ova opcija omogućuje dizajn nprampda se testira na razvojnom kompletu treće strane s Intel FPGA. Možda ćete morati sami postaviti dodjele pinova.
	Ciljni uređaj
Promjena ciljnog uređaja	Uključeno, isključeno	Uključite ovu opciju i odaberite željenu varijantu uređaja za razvojni komplet.

Paralelni povratni dizajn Examples

DisplayPort Intel FPGA IP dizajn npramppokazuju paralelnu povratnu petlju s instance DisplayPort RX na instancu DisplayPort TX bez modula Pixel Clock Recovery (PCR) pri statičkoj brzini.
Tablica 3. DisplayPort Intel FPGA IP dizajn Prample za Intel Agilex F-tile uređaj

Dizajn Example	Oznaka	Brzina podataka	Način rada kanala	Vrsta povratne petlje
DisplayPort SST paralelna povratna petlja bez PCR-a	DisplayPort SST	HBR3	Simplex	Paralelno bez PCR-a

2.1. Značajke dizajna Intel Agilex F-tile DisplayPort SST Parallel Loopback
SST paralelni dizajn povratne petlje nprampdemonstriraju prijenos jednog video streama od DisplayPort odvodnika do DisplayPort izvora bez Pixel Clock Recovery (PCR) pri statičkoj brzini.

Slika 6. Intel Agilex F-pločica DisplayPort SST Parallel Loopback bez PCR-a

• U ovoj varijanti, parametar DisplayPort izvora, TX_SUPPORT_IM_ENABLE, je uključen i koristi se sučelje video slike.
• DisplayPort sink prima video i/ili audio streaming iz vanjskog video izvora kao što je GPU i dekodira ga u paralelno video sučelje.
• DisplayPort sink video izlaz izravno pokreće DisplayPort izvorno video sučelje i kodira na DisplayPort glavnu vezu prije prijenosa na monitor.
• IOPLL pokreće i DisplayPort sink i izvor video satove na fiksnoj frekvenciji.
• Ako je DisplayPort sink i parametar MAX_LINK_RATE izvora konfiguriran na HBR3, a PIXELS_PER_CLOCK je konfiguriran na Quad, video takt radi na 300 MHz kako bi podržao brzinu piksela od 8Kp30 (1188/4 = 297 MHz).

2.2. Taktna shema
Shema takta ilustrira domene takta u DisplayPort Intel FPGA IP dizajnu nprample.
Slika 7. Shema takta Intel Agilex F-pločice DisplayPort primopredajnika

Tablica 4. Signali taktne sheme

Sat u dijagramu	Opis
SysPLL refclk	F-pločica System PLL referentni takt koji može biti bilo koja frekvencija takta koja se može podijeliti sa System PLL za tu izlaznu frekvenciju. U ovom dizajnu example, system_pll_clk_link i rx/tx refclk_link dijele isti SysPLL refclk koji iznosi 150 Mhz. To mora biti sat koji radi slobodno i koji je spojen s namjenske pine referentnog sata primopredajnika na ulazni port takta Reference i System PLL Clocks IP, prije spajanja odgovarajućeg izlaznog priključka na DisplayPort Phy Top.
sustav_pll_clk_veza	Minimalna izlazna frekvencija PLL sustava za podršku svih DisplayPort brzina je 320 Mhz. Ovaj dizajn example koristi 900 Mhz (najvišu) izlaznu frekvenciju tako da se SysPLL refclk može dijeliti s rx/tx refclk_link koja iznosi 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR i Tx PLL Link refclk koji je fiksiran na 150 Mhz za podršku svim brzinama podataka DisplayPort.
rx_ls_clkout/tx Je clkout	DisplayPort Link Speed ​​Clock to clock DisplayPort IP jezgra. Frekvencija ekvivalentna brzini podataka podijeljenoj širinom paralelnih podataka. Exampono: Frekvencija = brzina prijenosa podataka/širina podataka = 8.1 G (HBR3) / 40 bita = 202.5 ​​Mhz

2.3. Simulation Testbench
Ispitni uređaj za simulaciju simulira povratnu serijsku petlju DisplayPort TX na RX.
Slika 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench blok dijagram

Tablica 5. Komponente ispitnog stola

komponenta	Opis
Generator video uzoraka	Ovaj generator proizvodi uzorke traka u boji koje možete konfigurirati. Možete parametrirati vrijeme video formata.
Testbench Control	Ovaj blok kontrolira slijed testova simulacije i generira potrebne signale podražaja za TX jezgru. Kontrolni blok testnog stola također očitava CRC vrijednost iz izvora i odvodnika radi usporedbe.
RX Link Speed ​​Clock Frequency Checker	Ovaj alat za provjeru provjerava odgovara li vraćena taktna frekvencija RX primopredajnika željenoj brzini prijenosa podataka.
TX Link Speed ​​Clock Frequency Checker	Ovaj alat za provjeru provjerava odgovara li vraćena taktna frekvencija TX primopredajnika željenoj brzini prijenosa podataka.

Simulacijski ispitni uređaj obavlja sljedeće provjere:
Tablica 6. Provjere ispitnog stola

Kriteriji ispitivanja	Provjera
• Obuka veze pri brzini prijenosa podataka HBR3 • Pročitajte DPCD registre da provjerite postavlja li DP Status i mjeri frekvenciju brzine veze TX i RX.	Integrira Frequency Checker za mjerenje izlazne frekvencije takta brzine veze iz TX i RX primopredajnika.
• Pokretanje video uzorka od TX do RX. • Provjerite CRC za izvor i odvod kako biste provjerili podudaraju li se	• Spaja generator video uzorka na DisplayPort izvor za generiranje video uzorka. • Testbench kontrola zatim očitava izvorni i sink CRC iz DPTX i DPRX registara i uspoređuje kako bi osigurala da su obje CRC vrijednosti identične. Bilješka: Kako biste osigurali izračun CRC-a, morate omogućiti parametar za automatizaciju testiranja Support CTS.

Povijest revizija dokumenta za DisplayPort Intel

Agilex F-pločica FPGA IP dizajn Example Korisnički priručnik

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2021.12.13	21.4	21.0.0	Početno izdanje.

Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo kojem trenutku bez prethodne obavijesti. Intel ne preuzima nikakvu odgovornost niti obvezu koja proizlazi iz primjene ili korištenja bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Intelovim kupcima savjetuje se da dobiju najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga.
*Druga imena i robne marke mogu se smatrati vlasništvom drugih.
ISO 9001: Registriran 2015

Internetska inačica
Pošaljite povratne informacije
UG-20347
ID: 709308
Verzija: 2021.12.13

Dokumenti / Resursi

intel DisplayPort Agilex F-Tile FPGA IP dizajn Example [pdf] Korisnički priručnik DisplayPort Agilex F-Tile FPGA IP dizajn Example, DisplayPort Agilex, F-Tile FPGA IP dizajn Example, F-Tile FPGA IP dizajn, FPGA IP dizajn Example, IP dizajn Example, IP dizajn, UG-20347, 709308

Reference

• korisnički priručnik