DisplayPort Agilex F-Tile FPGA IP DesignExample
Guide de l'utilisateur
Mise à jour pour Intel® Quartus® Prime Design Suite : 21.4
Version IP : 21.0.0

DisplayPort Intel FPGA IP Design Example Guide de démarrage rapide

La conception IP DisplayPort Intel® FPGA exampLes fichiers pour les périphériques Intel Agilex™ F-tile disposent d'un banc d'essai de simulation et d'une conception matérielle qui prend en charge la compilation et les tests matériels.
Le DisplayPort Intel FPGA IP offre la conception suivante examples:

• Bouclage parallèle DisplayPort SST sans module Pixel Clock Recovery (PCR) à débit statique

Lorsque vous générez une conception example, l'éditeur de paramètres crée automatiquement le files nécessaire pour simuler, compiler et tester la conception dans le matériel.
Note: La version du logiciel Intel Quartus® Prime 21.4 ne prend en charge que Preliminary Design Exampfichier à des fins d'analyse de simulation, de synthèse, de compilation et de synchronisation. La fonctionnalité matérielle n'est pas entièrement vérifiée.
Figure 1. Développement Stages

Informations connexes

• Guide de l'utilisateur DisplayPort Intel FPGA IP
• Migrer vers Intel Quartus Prime Pro Edition

1.1. Structure du répertoire
Figure 2. Structure du répertoire

Tableau 1. Conception Examples composants

Dossiers	Files
RTL/noyau	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((bloc de construction DP PMA UX)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((bloc de construction DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Configuration matérielle et logicielle requise
Intel utilise le matériel et les logiciels suivants pour tester la conception example:
Matériel

• Kit de développement Intel Agilex série I

Logiciel

• Intel Quartus Prime
• Synopsys* Simulateur VCL

1.3. Génération de la conception
Utilisez l'éditeur de paramètres DisplayPort Intel FPGA IP dans le logiciel Intel Quartus Prime pour générer l'ex de conceptionample.
Figure 3. Génération du flux de conception

1. Sélectionnez Outils ➤ Catalogue IP, puis sélectionnez Intel Agilex F-tile comme famille de périphériques cibles.
   Remarque : la conception example prend uniquement en charge les périphériques Intel Agilex F-tile.
2. Dans le catalogue IP, localisez et double-cliquez sur DisplayPort Intel FPGA IP. La fenêtre Nouvelle variante IP s'affiche.
3. Spécifiez un nom de niveau supérieur pour votre variation IP personnalisée. L'éditeur de paramètres enregistre les paramètres de variation IP dans un file nommé .ip.
4. Vous pouvez sélectionner un périphérique Intel Agilex F-tile spécifique dans le champ Périphérique ou conserver la sélection par défaut du périphérique logiciel Intel Quartus Prime.
5. Cliquez sur OK. L'éditeur de paramètres apparaît.
6. Configurez les paramètres souhaités pour TX et RX
7. Sur le Design Example, sélectionnez DisplayPort SST Parallel Loopback Without PCR.
8. Sélectionnez Simulation pour générer le testbench, et sélectionnez Synthesis pour générer la conception matérielle example. Vous devez sélectionner au moins une de ces options pour générer la conception example files. Si vous sélectionnez les deux, le temps de génération est plus long.
9. Cliquez sur Générer Example Conception.

1.4. Simuler la conception
La conception IP DisplayPort Intel FPGA exampLe testbench simule une conception de bouclage série d'une instance TX vers une instance RX. Un module générateur de modèles vidéo interne pilote l'instance DisplayPort TX et la sortie vidéo de l'instance RX se connecte aux vérificateurs CRC dans le banc d'essai.
Figure 4. Flux de simulation de conception

1. Accédez au dossier du simulateur Synopsys et sélectionnez VCS.
2. Exécutez le script de simulation.
   Source vcs_sim.sh
3. Le script exécute Quartus TLG, compile et exécute le testbench dans le simulateur.
4. Analysez le résultat.
   Une simulation réussie se termine par une comparaison SRC Source et Sink.

1.5. Compiler et simuler la conception
Figure 5. Compilation et simulation de la conception

Pour compiler et exécuter un test de démonstration sur le matériel example design, suivez ces étapes :

1. Assurez-vous que le matériel exampla génération du design est terminée.
2. Lancez le logiciel Intel Quartus Prime Pro Edition et ouvrez /quartus/agi_dp_demo.qpf.
3. Cliquez sur Traitement ➤ Démarrer la compilation.
4. Attendez que la compilation soit terminée.

Note: La conception example fichier ne vérifie pas fonctionnellement la conception préliminaire Example matériel dans cette version de Quartus.
Informations connexes
Guide de l'utilisateur du kit de développement FPGA Intel Agilex série I

1.6. DisplayPort Intel FPGA IP Design Examples paramètres
Tableau 2. DisplayPort Intel FPGA IP Design Example Paramètres pour le périphérique Intel Agilex F-tile

Paramètre	Valeur	Description
Modèle disponible Example
Sélectionnez le design	• Aucun • Parallèle DisplayPort SST Bouclage sans PCR	Sélectionnez le design exampfichier à générer. • Aucun : aucune conception example fichier est disponible pour la sélection de paramètres actuelle • Bouclage parallèle DisplayPort SST sans PCR : cette conception exampLe fichier illustre le bouclage parallèle du récepteur DisplayPort vers la source DisplayPort sans module de récupération d'horloge pixel (PCR) lorsque vous activez le paramètre Activer le port d'image d'entrée vidéo.
Ex de conceptionample Files
Simulation	Activé, désactivé	Activez cette option pour générer les files pour le banc de test de simulation.
Synthèse	Activé, désactivé	Activez cette option pour générer les files pour la compilation Intel Quartus Prime et la conception matérielle.
Format HDL généré
Générer File Format	Verilog, VHDL	Sélectionnez votre format HDL préféré pour la conception générée example fileensemble. Note: Cette option détermine uniquement le format de l'adresse IP de niveau supérieur générée files. Tous les autres files (par exemple examples bancs d'essai et top niveau files pour la démonstration matérielle) sont au format Verilog HDL.
Kit de développement cible
Sélectionnez le tableau	• Pas de kit de développement • Intel Agilex série I Kit de développement	Sélectionnez la planche pour le design ciblé example. • Aucun kit de développement : cette option exclut tous les aspects matériels de la conception, par exempleample. Le cœur IP définit toutes les affectations de broches sur les broches virtuelles. • Kit de développement FPGA Intel Agilex I-Series : cette option sélectionne automatiquement le périphérique cible du projet pour qu'il corresponde au périphérique de ce kit de développement. Vous pouvez modifier l'appareil cible à l'aide du paramètre Changer l'appareil cible si la révision de votre carte a une variante d'appareil différente. Le cœur IP définit toutes les affectations de broches en fonction du kit de développement. Note: Conception préliminaire ExampLe chier n'est pas fonctionnellement vérifié sur le matériel dans cette version de Quartus. • Kit de développement personnalisé : cette option permet la conception example à tester sur un kit de développement tiers avec un FPGA Intel. Vous devrez peut-être définir vous-même les affectations de broches.
	Dispositif cible
Changer l'appareil cible	Activé, désactivé	Activez cette option et sélectionnez la variante d'appareil préférée pour le kit de développement.

Conception de bouclage parallèle Examples

La conception IP DisplayPort Intel FPGA exampLes fichiers illustrent le bouclage parallèle de l'instance DisplayPort RX à l'instance DisplayPort TX sans module Pixel Clock Recovery (PCR) à un débit statique.
Tableau 3. DisplayPort Intel FPGA IP Design Example pour le périphérique Intel Agilex F-tile

Ex de conceptionample	Désignation	Débit de données	Mode canal	Type de bouclage
Bouclage parallèle DisplayPort SST sans PCR	SST DisplayPort	HBR3	Simplex	Parallèle sans PCR

2.1. Fonctionnalités de conception de bouclage parallèle Intel Agilex F-tile DisplayPort SST
La conception de bouclage parallèle SST exampLes fichiers démontrent la transmission d'un seul flux vidéo du récepteur DisplayPort à la source DisplayPort sans Pixel Clock Recovery (PCR) à un débit statique.

Figure 6. Bouclage parallèle Intel Agilex F-tile DisplayPort SST sans PCR

• Dans cette variante, le paramètre de la source DisplayPort, TX_SUPPORT_IM_ENABLE, est activé et l'interface d'image vidéo est utilisée.
• Le récepteur DisplayPort reçoit le streaming vidéo et/ou audio à partir d'une source vidéo externe telle que le GPU et le décode en interface vidéo parallèle.
• La sortie vidéo du récepteur DisplayPort pilote directement l'interface vidéo source DisplayPort et code sur la liaison principale DisplayPort avant de transmettre au moniteur.
• L'IOPLL pilote à la fois les horloges vidéo récepteur et source DisplayPort à une fréquence fixe.
• Si le paramètre MAX_LINK_RATE du récepteur et de la source DisplayPort est configuré sur HBR3 et que PIXELS_PER_CLOCK est configuré sur Quad, l'horloge vidéo fonctionne à 300 MHz pour prendre en charge un taux de pixels de 8Kp30 (1188/4 = 297 MHz).

2.2. Schéma de pointage
Le schéma de synchronisation illustre les domaines d'horloge dans la conception DisplayPort Intel FPGA IP example.
Figure 7. Schéma de synchronisation de l'émetteur-récepteur DisplayPort Intel Agilex F-tile

Tableau 4. Signaux du schéma de synchronisation

Horloge dans le diagramme	Description
Refclk SysPLL	Horloge de référence PLL système F-tile qui peut être n'importe quelle fréquence d'horloge divisible par PLL système pour cette fréquence de sortie. Dans cette conception example, system_pll_clk_link et rx/tx refclk_link partagent le même refclk SysPLL qui est de 150Mhz. Il doit s'agir d'une horloge à exécution libre qui est connectée à partir d'une broche d'horloge de référence de l'émetteur-récepteur dédiée au port d'horloge d'entrée de l'IP des horloges PLL de référence et du système, avant de connecter le port de sortie correspondant au DisplayPort Phy Top.
system_pll_clk_link	La fréquence de sortie PLL minimale du système pour prendre en charge tous les débits DisplayPort est de 320 MHz. Cette conception example utilise une fréquence de sortie de 900 Mhz (la plus élevée) afin que SysPLL refclk puisse être partagé avec rx/tx refclk_link qui est de 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR et Tx PLL Link refclk fixé à 150 Mhz pour prendre en charge tous les débits de données DisplayPort.
rx_ls_clkout/tx est clkout	Vitesse de liaison DisplayPort Horloge pour synchroniser le cœur IP DisplayPort. Fréquence équivalente à la division du débit de données par la largeur des données parallèles. Example: Fréquence = débit de données/largeur de données = 8.1G (HBR3) / 40 bits = 202.5 ​​MHz

2.3. Banc de test de simulation
Le banc de test de simulation simule le bouclage série DisplayPort TX vers RX.
Figure 8. Schéma fonctionnel du banc d'essai de simulation en mode simplex DisplayPort Intel FPGA IP

Tableau 5. Composants du banc d'essai

Composant	Description
Générateur de modèles vidéo	Ce générateur produit des motifs de barres de couleur que vous pouvez configurer. Vous pouvez paramétrer la synchronisation du format vidéo.
Contrôle du banc d'essai	Ce bloc contrôle la séquence de test de la simulation et génère les signaux de stimulation nécessaires au cœur TX. Le bloc de contrôle du banc d'essai lit également la valeur CRC de la source et du puits pour effectuer des comparaisons.
Vérificateur de fréquence d'horloge de vitesse de liaison RX	Ce vérificateur vérifie si la fréquence d'horloge récupérée de l'émetteur-récepteur RX correspond au débit de données souhaité.
Vérificateur de fréquence d'horloge de vitesse de liaison TX	Ce vérificateur vérifie si la fréquence d'horloge récupérée de l'émetteur-récepteur TX correspond au débit de données souhaité.

Le banc de test de simulation effectue les vérifications suivantes :
Tableau 6. Vérifications du banc d'essai

Critères de test	Vérification
• Formation de liaison au débit de données HBR3 • Lisez les registres DPCD pour vérifier si l'état DP définit et mesure à la fois la fréquence de vitesse de liaison TX et RX.	Intègre le vérificateur de fréquence pour mesurer la sortie de fréquence de l'horloge de vitesse de liaison à partir de l'émetteur-récepteur TX et RX.
• Exécutez le modèle vidéo de TX à RX. • Vérifiez le CRC pour la source et le puits pour vérifier s'ils correspondent	• Connecte le générateur de modèle vidéo à la source DisplayPort pour générer le modèle vidéo. • Le contrôle du banc d'essai lit ensuite les CRC Source et Sink des registres DPTX et DPRX et les compare pour s'assurer que les deux valeurs CRC sont identiques. Note: Pour vous assurer que le CRC est calculé, vous devez activer le paramètre d'automatisation du test Support CTS.

Historique de révision du document pour le DisplayPort Intel

Agilex F-tuile FPGA IP Design Example Guide de l'utilisateur

Version du document	Version Intel Quartus Prime	Version IP	Changements
2021.12.13	21.4	21.0.0	Version initiale.

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*D'autres noms et marques peuvent être revendiqués comme étant la propriété d'autrui.
ISO 9001: 2015 inscrits

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IDENTIFIANT: 709308
Version: 2021.12.13

Documents / Ressources

Intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] Guide de l'utilisateur DisplayPort Agilex F-Tile FPGA IP DesignExample, DisplayPort Agilex, F-Tile FPGA IP Design Example, conception IP F-Tile FPGA, conception IP FPGA Example, IP DesignExample, Conception IP, UG-20347, 709308

Références

• Manuel d'utilisation