DisplayPort Agilex F-Tile FPGA IP Diseño Example
Guía del usuario
Actualizado para Intel® Quartus® Prime Design Suite: 21.4
Versión IP: 21.0.0

DisplayPort Intel FPGA IP Diseño ExampGuía de inicio rápido

El diseño IP DisplayPort Intel® FPGA exampLos archivos para dispositivos Intel Agilex™ F-tile cuentan con un banco de pruebas de simulación y un diseño de hardware que admite compilación y pruebas de hardware.
El DisplayPort Intel FPGA IP ofrece el siguiente diseño exampellos:

• Bucle invertido paralelo DisplayPort SST sin un módulo Pixel Clock Recovery (PCR) a velocidad estática

Cuando generas un diseño example, el editor de parmetros crea automticamente el fileEs necesario simular, compilar y probar el diseño en hardware.
Nota: La versión del software Intel Quartus® Prime 21.4 solo es compatible con Preliminary Design Examppara fines de simulación, síntesis, compilación y análisis de tiempo. La funcionalidad del hardware no está completamente verificada.
Figura 1. Desarrollo Stages

Información relacionada

• Guía del usuario de DisplayPort Intel FPGA IP
• Migración a Intel Quartus Prime Pro Edition

1.1. Estructura del directorio
Figura 2. Estructura del directorio

Tabla 1. Diseño ExampComponentes

Carpetas	Files
rtl/núcleo	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((bloque de construcción DP PMA UX)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((bloque de construcción DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Requisitos de hardware y software
Intel utiliza el siguiente hardware y software para probar el diseño exampen:
Hardware

• Kit de desarrollo Intel Agilex serie I

Software

• Intel Quartus Prime
• Synopsys* Simulador VCL

1.3. Generación del diseño
Utilice el editor de parámetros IP DisplayPort Intel FPGA en el software Intel Quartus Prime para generar el diseño exampel.
Figura 3. Generación del flujo de diseño

1. Seleccione Herramientas ➤ Catálogo de IP y seleccione Intel Agilex F-tile como la familia de dispositivos de destino.
   Nota: El diseño exampEl archivo solo es compatible con dispositivos Intel Agilex F-tile.
2. En el catálogo de IP, localice y haga doble clic en DisplayPort Intel FPGA IP. Aparece la ventana Nueva variación de IP.
3. Especifique un nombre de nivel superior para su variación de IP personalizada. El editor de parámetros guarda la configuración de la variación de IP en un file nombrada .ip.
4. Puede seleccionar un dispositivo Intel Agilex F-tile específico en el campo Dispositivo o conservar la selección predeterminada del dispositivo de software Intel Quartus Prime.
5. Haga clic en Aceptar. Aparece el editor de parámetros.
6. Configure los parámetros deseados tanto para TX como para RX
7. En el Diseño ExampEn la pestaña Archivo, seleccione DisplayPort SST Parallel Loopback sin PCR.
8. Seleccione Simulación para generar el banco de pruebas y seleccione Síntesis para generar el diseño de hardware example. Debes seleccionar al menos una de estas opciones para generar el diseño example files. Si selecciona ambos, el tiempo de generación es mayor.
9. Haga clic en Generar Exampel Diseño.

1.4. Simulando el diseño
El diseño IP DisplayPort Intel FPGA exampEl banco de pruebas simula un diseño de bucle invertido en serie desde una instancia de TX a una instancia de RX. Un módulo generador de patrones de video interno controla la instancia DisplayPort TX y la salida de video de la instancia RX se conecta a los verificadores CRC en el banco de pruebas.
Figura 4. Flujo de simulación de diseño

1. Vaya a la carpeta del simulador Synopsys y seleccione VCS.
2. Ejecute el script de simulación.
   Fuente vcs_sim.sh
3. El script ejecuta Quartus TLG, compila y ejecuta el banco de pruebas en el simulador.
4. Analiza el resultado.
   Una simulación exitosa termina con la comparación de SRC de fuente y sumidero.

1.5. Compilación y simulación del diseño
Figura 5. Compilación y simulación del diseño

Para compilar y ejecutar una prueba de demostración en el hardware example diseño, siga estos pasos:

1. Asegúrese de hardware exampLa generación del diseño está completa.
2. Inicie el software Intel Quartus Prime Pro Edition y abra /cuarto/agi_dp_demo.qpf.
3. Haga clic en Procesamiento ➤ Iniciar compilación.
4. Espere hasta que se complete la compilación.

Nota: El diseño exampel archivo no verifica funcionalmente el Ex Diseño Preliminaramparchivo en hardware en esta versión de Quartus.
Información relacionada
Guía del usuario del kit de desarrollo de FPGA Intel Agilex serie I

1.6. DisplayPort Intel FPGA IP Diseño ExampParámetros de archivos
Tabla 2. DisplayPort Intel FPGA IP Design ExampParámetros de archivos para el dispositivo Intel Agilex F-tile

Parámetro	Valor	Descripción
Diseño disponible Example
Seleccionar diseño	• Ninguna • DisplayPort SST paralelo Bucle invertido sin PCR	Seleccione el diseño examparchivo a generar. • Ninguno: sin diseño exampEl archivo está disponible para la selección de parámetros actual. • DisplayPort SST Parallel Loopback sin PCR: este diseño exampEl archivo muestra un loopback paralelo desde el sumidero de DisplayPort a la fuente de DisplayPort sin un módulo de recuperación de reloj de píxeles (PCR) cuando activa el parámetro Habilitar puerto de imagen de entrada de video.
Ex diseñoample Files
Simulación	Encendido, apagado	Active esta opción para generar los necesarios files para el banco de pruebas de simulación.
Síntesis	Encendido, apagado	Active esta opción para generar los necesarios files para compilación Intel Quartus Prime y diseño de hardware.
Formato HDL generado
Generar File Formato	Verilog, VHDL	Seleccione su formato HDL preferido para el diseño generado example filecolocar. Nota: Esta opción solo determina el formato para la IP de nivel superior generada files. Todos los demás files (por ejemplo, example testbenches y nivel superior files para demostración de hardware) están en formato Verilog HDL.
Kit de desarrollo de objetivos
Seleccionar tablero	• Sin kit de desarrollo • Intel Agilex serie I Kit de desarrollo	Seleccione el tablero para el diseño objetivo exampel. • Sin kit de desarrollo: esta opción excluye todos los aspectos de hardware para el diseño example. El núcleo de IP establece todas las asignaciones de pines a pines virtuales. • Kit de desarrollo de FPGA Intel Agilex I-Series: esta opción selecciona automáticamente el dispositivo de destino del proyecto para que coincida con el dispositivo en este kit de desarrollo. Puede cambiar el dispositivo de destino utilizando el parámetro Cambiar dispositivo de destino si la revisión de su placa tiene una variante de dispositivo diferente. El núcleo IP establece todas las asignaciones de pines de acuerdo con el kit de desarrollo. Nota: Diseño preliminar ExampEl archivo no está verificado funcionalmente en hardware en esta versión de Quartus. • Kit de desarrollo personalizado: esta opción permite que el diseño examparchivo para ser probado en un kit de desarrollo de terceros con un Intel FPGA. Es posible que deba configurar las asignaciones de pines por su cuenta.
	Dispositivo de destino
Cambiar dispositivo de destino	Encendido, apagado	Active esta opción y seleccione la variante de dispositivo preferida para el kit de desarrollo.

Diseño de bucle invertido en paralelo ExampLos

El diseño IP DisplayPort Intel FPGA exampLos archivos muestran un loopback paralelo desde la instancia de DisplayPort RX a la instancia de DisplayPort TX sin un módulo de recuperación de reloj de píxeles (PCR) a velocidad estática.
Tabla 3. DisplayPort Intel FPGA IP Design Examparchivo para el dispositivo Intel Agilex F-tile

Ex diseñoample	Designación	Velocidad de datos	Modo de canal	Tipo de bucle invertido
Bucle invertido paralelo DisplayPort SST sin PCR	DisplayPort SST	HBR3	Simplex	Paralelo sin PCR

2.1. Características del diseño de bucle invertido paralelo Intel Agilex F-tile DisplayPort SST
El diseño de loopback paralelo SST exampLos archivos demuestran la transmisión de un flujo de video único desde el sumidero de DisplayPort a la fuente de DisplayPort sin Pixel Clock Recovery (PCR) a velocidad estática.

Figura 6. Loopback paralelo Intel Agilex F-tile DisplayPort SST sin PCR

• En esta variante, el parámetro de la fuente DisplayPort, TX_SUPPORT_IM_ENABLE, se activa y se utiliza la interfaz de imagen de video.
• El sumidero DisplayPort recibe transmisión de video o audio de una fuente de video externa, como GPU, y la decodifica en una interfaz de video paralela.
• La salida de video receptor de DisplayPort controla directamente la interfaz de video de origen de DisplayPort y codifica en el enlace principal de DisplayPort antes de transmitir al monitor.
• El IOPLL impulsa los relojes de video de fuente y receptor de DisplayPort a una frecuencia fija.
• Si el parámetro MAX_LINK_RATE del receptor y la fuente de DisplayPort está configurado en HBR3 y PIXELS_PER_CLOCK está configurado en Quad, el reloj de video se ejecuta a 300 MHz para admitir una velocidad de 8Kp30 píxeles (1188/4 = 297 MHz).

2.2. Esquema de reloj
El esquema de reloj ilustra los dominios de reloj en el diseño de IP DisplayPort Intel FPGA exampel.
Figura 7. Esquema de sincronización del transceptor Intel Agilex F-tile DisplayPort

Tabla 4. Señales del esquema de reloj

Reloj en diagrama	Descripción
Refclk de SysPLL	Reloj de referencia F-tile System PLL que puede ser cualquier frecuencia de reloj que sea divisible por System PLL para esa frecuencia de salida. En este diseño example, system_pll_clk_link y rx/tx refclk_link comparten el mismo SysPLL refclk que es de 150Mhz. Debe ser un reloj de funcionamiento libre que esté conectado desde un pin de reloj de referencia de transceptor dedicado al puerto de reloj de entrada de Reference y System PLL Clocks IP, antes de conectar el puerto de salida correspondiente a DisplayPort Phy Top.
system_pll_clk_enlace	La frecuencia mínima de salida del sistema PLL para admitir todas las velocidades de DisplayPort es de 320 Mhz. Este diseño example usa una frecuencia de salida de 900 Mhz (la más alta) para que SysPLL refclk se pueda compartir con rx/tx refclk_link, que es de 150 Mhz.
rx_cdr_refclk_enlace/tx_pll_refclk_enlace	Rx CDR y Tx PLL Link refclk que se fijó a 150 Mhz para admitir todas las velocidades de datos de DisplayPort.
rx_ls_clkout/tx es clkout	Reloj de velocidad de enlace de DisplayPort para reloj del núcleo IP de DisplayPort. Frecuencia equivalente a la tasa de datos dividida por el ancho de datos paralelos. Exampen: Frecuencia = tasa de datos/ancho de datos = 8.1G (HBR3) / 40 bits = 202.5MHz

2.3. Banco de pruebas de simulación
El banco de pruebas de simulación simula el loopback serie DisplayPort TX a RX.
Figura 8. Diagrama de bloques del banco de pruebas de simulación de modo simplex IP FPGA Intel DisplayPort

Tabla 5. Componentes del banco de pruebas

Componente	Descripción
Generador de patrones de vídeo	Este generador produce patrones de barras de colores que puede configurar. Puede parametrizar el tiempo del formato de video.
Control de banco de pruebas	Este bloque controla la secuencia de prueba de la simulación y genera las señales de estímulo necesarias para el núcleo TX. El bloque de control del banco de pruebas también lee el valor CRC tanto de la fuente como del sumidero para hacer comparaciones.
Comprobador de frecuencia de reloj de velocidad de enlace RX	Este verificador verifica si la frecuencia de reloj recuperada del transceptor RX coincide con la velocidad de datos deseada.
Comprobador de frecuencia de reloj de velocidad de enlace TX	Este verificador verifica si la frecuencia de reloj recuperada del transceptor TX coincide con la velocidad de datos deseada.

El banco de pruebas de simulación realiza las siguientes verificaciones:
Tabla 6. Verificaciones del banco de pruebas

Criterios de prueba	Verificación
• Formación de enlaces a velocidad de datos HBR3 • Lea los registros DPCD para verificar si el estado DP establece y mide la frecuencia de velocidad de enlace TX y RX.	Integra Frequency Checker para medir la salida de frecuencia del reloj Link Speed ​​desde el transceptor TX y RX.
• Ejecute el patrón de video de TX a RX. • Verifique el CRC tanto para la fuente como para el sumidero para verificar si coinciden	• Conecta el generador de patrones de video a la fuente DisplayPort para generar el patrón de video. • A continuación, el control del banco de pruebas lee los CRC de fuente y receptor de los registros DPTX y DPRX y los compara para garantizar que ambos valores de CRC sean idénticos. Nota: Para asegurarse de que se calcule el CRC, debe habilitar el parámetro de automatización de pruebas Support CTS.

Historial de revisión de documentos para DisplayPort Intel

Agilex F-tile FPGA IP Diseño ExampGuía del usuario

Versión del documento	Versión Intel Quartus Prime	Versión IP	Cambios
2021.12.13	21.4	21.0.0	Lanzamiento inicial.

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Versión: 2021.12.13

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Referencias

• Manual de usuario