F-Tile JESD204C Intel FPGA IP dizajn Example

O F-Tile JESD204C Intel® FPGA IP dizajnu Example Korisničko uputstvo

Ovaj korisnički vodič pruža karakteristike, smjernice za korištenje i detaljan opis dizajna npramples za F-Tile JESD204C Intel® FPGA IP koristeći Intel Agilex™ uređaje.

Predviđena publika

Ovaj dokument je namijenjen za:

• Arhitekta dizajna za odabir IP-a tokom faze planiranja dizajna na nivou sistema
• Dizajneri hardvera pri integraciji IP-a u dizajn na nivou sistema
• Inženjeri za validaciju tokom simulacije na nivou sistema i faze validacije hardvera

Povezani dokumenti
Sledeća tabela navodi druge referentne dokumente koji se odnose na F-Tile JESD204C Intel FPGA IP.

Tabela 1. Povezani dokumenti

Referenca	Opis
F-Tile JESD204C Intel FPGA IP korisnički priručnik	Pruža informacije o F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Napomene o izdanju	Navodi promjene napravljene za F-Tile JESD204C F-Tile JESD204C u određenom izdanju.
List sa podacima o Intel Agilex uređaju	Ovaj dokument opisuje električne karakteristike, karakteristike prebacivanja, specifikacije konfiguracije i vrijeme za Intel Agilex uređaje.

Akronimi i pojmovnik

Tabela 2. Lista akronima

Akronim	Proširenje
LEMC	Lokalni prošireni multiblok sat
FC	Brzina takta kadra
ADC	Analogno digitalni pretvarač
DAC	Digitalno analogni pretvarač
DSP	Procesor digitalnog signala
TX	Predajnik
RX	Prijemnik

Akronim	Proširenje
DLL	Sloj veze podataka
CSR	Kontrolni i statusni registar
CRU	Sat i jedinica za resetovanje
ISR	Servisna rutina prekida
FIFO	Prvi ušao-prvi-izišao
SERDES	Serializer Deserializer
ECC	Kod ispravljanja greške
FEC	Ispravljanje pogreške prema naprijed
SERR	Otkrivanje pojedinačne greške (u ECC, ispravljivo)
DERR	Otkrivanje dvostruke greške (u ECC-u, fatalno)
PRBS	Pseudoslučajni binarni niz
MAC	Kontroler pristupa medijima. MAC uključuje podsloj protokola, transportni sloj i sloj veze podataka.
PHY	Physical Layer. PHY tipično uključuje fizički sloj, SERDES, drajvere, prijemnike i CDR.
PCS	Podsloj fizičkog kodiranja
PMA	Fizička srednja vezanost
RBD	RX Buffer Delay
UI	Interval jedinice = trajanje serijskog bita
RBD count	RX Buffer Delay zadnji dolazak u traku
RBD offset	Prilika za otpuštanje RX Buffer Delay
SH	Sync header
TL	Transportni sloj
EMIB	Ugrađeni multi-die interconnect most

Tabela 3. Lista pojmovnika

Termin	Opis
Converter Device	ADC ili DAC pretvarač
Logic Device	FPGA ili ASIC
Oktet	Grupa od 8 bita, koja služi kao ulaz za 64/66 koder i izlaz iz dekodera
Grickaj	Set od 4 bita koji je osnovna radna jedinica specifikacije JESD204C
Blokiraj	66-bitni simbol generiran shemom kodiranja 64/66
Line Rate	Efektivna brzina prenosa podataka serijske veze Stopa linije = (Mx Sx N'x 66/64 x FC) / L
Link Sat	Sat veze = Stopa linije/66.
Okvir	Skup uzastopnih okteta u kojima se pozicija svakog okteta može identificirati referencom na signal poravnanja okvira.
Okvirni sat	Sistemski sat koji radi brzinom kadrova, to mora biti 1x i 2x takt veze.

Termin	Opis
Samples per frame clock	Samples po satu, ukupno samples u taktu okvira za uređaj pretvarača.
LEMC	Interni sat koji se koristi za poravnavanje granice proširenog multibloka između traka i vanjskih referenci (SYSREF ili podklasa 1).
Podklasa 0	Nema podrške za determinističko kašnjenje. Podatke treba odmah objaviti po prelasku od trake do trake na prijemniku.
Podklasa 1	Determinističko kašnjenje pomoću SYSREF-a.
Multipoint Link	Povezivanje između uređaja sa 2 ili više uređaja za pretvaranje.
64B/66B kodiranje	Linijski kod koji preslikava 64-bitne podatke na 66 bita kako bi formirao blok. Struktura podataka osnovnog nivoa je blok koji počinje sa 2-bitnim zaglavljem sinhronizacije.

Tabela 4. Simboli

Termin	Opis
L	Broj traka po uređaju za pretvaranje
M	Broj pretvarača po uređaju
F	Broj okteta po kadru na jednoj traci
S	Broj sampPrenos podataka po jednom pretvaraču po ciklusu okvira
N	Rezolucija pretvarača
N'	Ukupan broj bitova po sample u formatu korisničkih podataka
CS	Broj kontrolnih bitova po konverziji sample
CF	Broj kontrolnih riječi po periodu takta okvira po linku
HD	Format korisničkih podataka visoke gustine
E	Broj multibloka u proširenom multibloku

F-Tile JESD204C Intel FPGA IP dizajn Example Vodič za brzi početak

F-Tile JESD204C Intel FPGA IP dizajn examplesovi za Intel Agilex uređaje imaju simulirajuću testnu stanicu i hardverski dizajn koji podržava kompilaciju i testiranje hardvera.
Možete generirati F-Tile JESD204C dizajn npramples kroz IP katalog u softveru Intel Quartus® Prime Pro Edition.

Slika 1. Razvoj Stages za Design Example

Design Example Block Diagram

Slika 2. F-pločica JESD204C Dizajn Example Blok dijagram visokog nivoa

Dizajn example se sastoji od sledecih modula:

• Platform Designer sistem
  • F-Tile JESD204C Intel FPGA IP
  • JTAG do Avalon Master mosta
  • Paralelni I/O (PIO) kontroler
  • Interfejs serijskog porta (SPI)—master modul—IOPLL
  • SYSREF generator
  • Example Design (ED) Control CSR
  • Resetujte sekvencere
• Sistem PLL
• Generator šablona
• Pattern checker

Tabela 5. Dizajn prample Modules

Komponente	Opis
Platform Designer sistem	Sistem Platform Designer instancira F-Tile JESD204C IP putanju podataka i periferne uređaje za podršku.
F-Tile JESD204C Intel FPGA IP	Ovaj podsistem Platform Designer sadrži TX i RX F-Tile JESD204C IP adrese instancirane zajedno sa duplex PHY.
JTAG do Avalon Master mosta	Ovaj most omogućava pristup hostu sistemske konzole memorijskom mapiranom IP-u u dizajnu preko JTAG interfejs.
Paralelni I/O (PIO) kontroler	Ovaj kontroler pruža memorijsko mapirano sučelje za sampling i upravljanje I/O portovima opšte namene.
SPI master	Ovaj modul upravlja serijskim prijenosom konfiguracijskih podataka na SPI sučelje na kraju pretvarača.
SYSREF generator	SYSREF generator koristi takt veze kao referentni sat i generiše SYSREF impulse za F-Tile JESD204C IP. Napomena: Ovaj dizajn example koristi SYSREF generator za demonstraciju inicijalizacije IP veze duplex F-Tile JESD204C. U aplikaciji na nivou sistema F-Tile JESD204C podklase 1, morate generirati SYSREF iz istog izvora kao i sat uređaja.
IOPLL	Ovaj dizajn example koristi IOPLL za generiranje korisničkog sata za prijenos podataka u F-Tile JESD204C IP.
ED Control CSR	Ovaj modul pruža kontrolu i status detekcije SYSREF, kao i kontrolu i status test uzorka.
Resetujte sekvencere	Ovaj dizajn exampSastoji se od 2 sekvencera za resetiranje: Reset Sequence 0—Rukuje vraćanje na TX/RX Avalon® streaming domenu, Avalon memorijski mapiran domen, jezgro PLL, TX PHY, TX jezgro i SYSREF generator. Sekvenca resetovanja 1—Upravlja resetovanjem na RX PHY i RX jezgro.
Sistem PLL	Primarni izvor takta za F-tile hard IP i EMIB ukrštanje.
Generator šablona	Generator šablona generiše PRBS ili ramp uzorak.
Pattern checker	Provjera uzoraka provjerava PRBS ili ramp uzorak je primljen i označava grešku kada pronađe nepodudaranje podataka sample.

Softverski zahtjevi

Intel koristi sljedeći softver za testiranje dizajna npramples u Linux sistemu:

• Intel Quartus Prime Pro Edition softver
• Questa*/ModelSim* ili VCS*/VCS MX simulator

Generisanje dizajna

Za generiranje dizajna nprample iz uređivača IP parametara:

1. Kreirajte projekat koji cilja Intel Agilex F-tile porodicu uređaja i odaberite željeni uređaj.
2. U IP katalogu, Alati ➤ IP Katalog, izaberite F-Tile JESD204C Intel FPGA IP.
3. Odredite naziv najvišeg nivoa i folder za vašu prilagođenu varijaciju IP adrese. Kliknite OK. Uređivač parametara dodaje .ip najvišeg nivoa file na trenutni projekat automatski. Ako se od vas zatraži da ručno dodate .ip file za projekt, kliknite Projekt ➤ Dodaj/ukloni Files u Project da biste dodali file.
4. Pod Exampna kartici Dizajn, navedite dizajn nprample parametri kao što je opisano u Design Example Parameters.
5. Kliknite Generiraj prample Design.

Softver generiše sav dizajn files u poddirektorijumima. Ove files su potrebni za pokretanje simulacije i kompilacije.

Design Example Parameters
F-Tile JESD204C Intel FPGA IP uređivač parametara uključuje Example Dizajn kartica za vas da odredite određene parametre prije generiranja dizajna nprample.

Tabela 6. Parametri u Example Dizajn Tab

Parametar	Opcije	Opis
Odaberite Dizajn	Kontrola sistemske konzole Nema	Odaberite kontrolu sistemske konzole za pristup dizajnu nprample put podataka kroz sistemsku konzolu.
Simulacija	On, off	Uključite da IP generira potrebne files za simulaciju dizajna nprample.
Sinteza	On, off	Uključite da IP generira potrebne files za kompilaciju Intel Quartus Prime i demonstraciju hardvera.
HDL format (za simulaciju)	Verilog VDHL	Odaberite HDL format RTL-a files za simulaciju.
HDL format (za sintezu)	Samo Verilog	Odaberite HDL format RTL-a files za sintezu.

Parametar	Opcije	Opis
Generirajte 3-žični SPI modul	On, off	Uključite da biste omogućili 3-žični SPI interfejs umjesto 4-žičnog.
Sysref mod	Jedan pucanj Periodično Gapped periodic	Odaberite da li želite da SYSREF poravnanje bude jednokratni impulsni režim, periodično ili periodično s prekidima, na osnovu vaših zahtjeva dizajna i fleksibilnosti vremena. Jednokratni—odaberite ovu opciju da biste omogućili da SYSREF bude jednokratni pulsni režim. Vrijednost bita registra sysref_ctrl[17] je 0. Nakon što F-Tile JESD204C IP resetovanje poništi, promijenite vrijednost sysref_ctrl[17] registra od 0 do 1, zatim na 0, za jednokratni SYSREF impuls. Periodično—SYSREF u periodičnom režimu ima radni ciklus 50:50. SYSREF period je E*SYSREF_MULP. Periodični prekidi—SYSREF ima programabilni radni ciklus granularnosti od 1 ciklusa takta veze. SYSREF period je E*SYSREF_MULP. Za podešavanje radnog ciklusa izvan opsega, blok generiranja SYSREF bi trebao automatski zaključiti radni ciklus 50:50. Pogledajte na SYSREF Generator odjeljak za više informacija o SYSREF-u period.
Odaberite ploču	Nema	Odaberite ploču za dizajn nprample. Ništa—Ova opcija isključuje hardverske aspekte za dizajn nprample. Sve dodjele pinova će biti postavljene na virtuelne pinove.
Test Pattern	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Odaberite generator uzorka i uzorak za testiranje. Generator uzoraka—JESD204C podržava PRBS generator obrazaca po podacima sample. To znači da je širina podataka opcija N+CS. Generator PRBS obrazaca i kontrolor su korisni za kreiranje podataka sample stimulus za testiranje i nije kompatibilan sa PRBS test modom na ADC/DAC pretvaraču. Ramp Generator šablona—JESD204C sloj veze radi normalno, ali je transport kasnije onemogućen i ulaz iz formatera se zanemaruje. Svaka traka prenosi identičan oktetni tok koji se povećava od 0x00 do 0xFF, a zatim se ponavlja. Ramp test uzorka je omogućen od strane prbs_test_ctl. PRBS Pattern Checker—JESD204C PRBS skrembler se samosinhronizuje i očekuje se da kada je IP jezgro u stanju da dekodira vezu, seed kodiranja je već sinhronizovan. PRBS šifrirano sjeme će zauzeti 8 okteta za samoinicijalizaciju. Ramp Pattern Checker—JESD204C kodiranje je samosinhronizirano i očekuje se da kada IP jezgro bude u stanju da dekodira vezu, seed za kodiranje je već sinhronizovan. Prvi važeći oktet se učitava kao ramp početna vrijednost. Naredni podaci se moraju povećati do 0xFF i preokrenuti na 0x00. Ramp provjeravač uzoraka bi trebao provjeriti identičan uzorak na svim trakama.
Omogući internu serijsku petlju	On, off	Odaberite internu serijsku petlju.
Omogućite komandni kanal	On, off	Odaberite obrazac komandnog kanala.

Struktura imenika
F-Tile JESD204C dizajn example direktoriji sadrže generirane files za dizajn npramples.

Slika 3. Struktura direktorija za F-Tile JESD204C Intel Agilex Design Example

Tabela 7. Imenik Files

Fascikle	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulacija/mentor	modelsim_sim.tcl tb_top_waveform.do
simulacija/sinopsis	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulacija Design Example Testbench

Dizajn example testbench simulira vaš generirani dizajn.

Slika 4. Procedura

Da biste simulirali dizajn, izvršite sljedeće korake:

1. Promijenite radni direktorij uample_design_directory>/simulacija/ .
2. U komandnoj liniji pokrenite skriptu za simulaciju. Tabela ispod prikazuje komande za pokretanje podržanih simulatora.

Simulator	Command
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (bez Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulacija završava s porukama koje pokazuju da li je trčanje bilo uspješno ili ne.

Slika 5. Uspješna simulacija
Ova slika prikazuje uspješnu simulacijsku poruku za VCS simulator.

Sastavljanje Design Example

Za kompajliranje exampza projekat, slijedite ove korake:

1. Osigurajte dizajn kompilacije nprampgeneracija je kompletna.
2. U softveru Intel Quartus Prime Pro Edition otvorite projekat Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. U meniju Obrada kliknite na Pokreni kompilaciju.

Detaljan opis za F-Tile JESD204C Design Example

F-Tile JESD204C dizajn example demonstrira funkcionalnost striminga podataka korištenjem loopback moda.
Možete odrediti postavke parametara po vašem izboru i generirati dizajn nprample.
Dizajn example je dostupan samo u dupleks modu i za Base i PHY varijantu. Možete odabrati samo Base ili PHY varijantu, ali IP će generirati dizajn nprample za Base i PHY.

Napomena:  Neke konfiguracije visoke brzine prijenosa podataka mogu pogriješiti. Da biste izbjegli neuspjeh vremena, razmislite o specificiranju vrijednosti nižeg množitelja frekvencije takta okvira (FCLK_MULP) na kartici Konfiguracije F-Tile JESD204C Intel FPGA IP uređivača parametara.

Sistemske komponente

F-Tile JESD204C dizajn example pruža softverski baziran kontrolni tok koji koristi čvrstu kontrolnu jedinicu sa ili bez podrške sistemske konzole.

Dizajn example omogućava automatsko povezivanje u internom i eksternom režimu povratne petlje.

JTAG do glavnog mosta Avalon
The JTAG na Avalon Master Bridge pruža vezu između host sistema za pristup memorijskom mapiranom F-Tile JESD204C IP i perifernim IP kontrolnim i statusnim registrima preko JTAG interfejs.

Slika 6. Sistem sa JTAG na Avalon Master Bridge Core

Napomena:  Sistemski sat mora biti najmanje 2x brži od JTAG sat. Sistemski takt je mgmt_clk (100MHz) u ovom dizajnu nprample.

Parallel I/O (PIO) Core
Paralelno ulazno/izlazno (PIO) jezgro sa Avalon interfejsom obezbeđuje memorijsko mapirano sučelje između Avalon memorijskog mapiranog slave porta i I/O portova opšte namene. I/O portovi se povezuju ili na korisničku logiku na čipu ili na I/O pinove koji se povezuju na uređaje van FPGA.

Slika 7. PIO Core sa ulaznim portovima, izlaznim portovima i podrškom za IRQ
Po defaultu, komponenta Platform Designer onemogućuje Interrupt Service Line (IRQ).

PIO I/O portovi su dodijeljeni na najvišem nivou HDL file ( io_ status za ulazne portove, io_ kontrola za izlazne portove).

Donja tabela opisuje povezivanje signala za statusne i upravljačke I/O portove na DIP prekidač i LED na razvojnom kompletu.

Tabela 8. PIO Core I/O portovi

Luka	Bit	Signal
Out_port	0	USER_LED SPI programiranje završeno
	31:1	Rezervirano
In_port	0	USER_DIP omogućava internu serijsku petlju isključeno = 1 Uključeno = 0
	1	USER_DIP FPGA generiran SYSREF omogućava Isključeno = 1 Uključeno = 0
	31:2	Rezervirano.

SPI Master
SPI master modul je standardna komponenta Platform Designer u standardnoj biblioteci IP Kataloga. Ovaj modul koristi SPI protokol da olakša konfiguraciju eksternih pretvarača (nprample, ADC, DAC i eksterni generator takta) preko strukturiranog registarskog prostora unutar ovih uređaja.

SPI master ima Avalon memorijsko mapirano sučelje koje se povezuje na Avalon master (JTAG do Avalon glavnog mosta) preko Avalon memorijske mapirane interkonekcije. SPI master prima instrukcije za konfiguraciju od Avalon mastera.

SPI master modul kontrolira do 32 nezavisna SPI slave-a. SCLK brzina prijenosa je konfigurirana na 20 MHz (djeljivo sa 5).
Ovaj modul je konfigurisan za 4-žični interfejs širine 24 bita. Ako je odabrana opcija Generate 3-Wire SPI Module, instancira se dodatni modul za pretvaranje 4-žičnog izlaza SPI mastera u 3-žični.

IOPLL
IOPLL generira sat potreban za generiranje frame_clk i link_clk. Referentni takt za PLL je podesiv, ali ograničen na brzinu/faktor podataka od 33.

• Za dizajn nprampkoji podržava brzinu prenosa podataka od 24.33024 Gbps, brzina takta za frame_clk i link_clk je 368.64 MHz.
• Za dizajn nprampkoji podržava brzinu prenosa podataka od 32 Gbps, brzina takta za frame_clk i link_clk je 484.848 MHz.

SYSREF Generator
SYSREF je kritični vremenski signal za pretvarače podataka sa F-Tile JESD204C interfejsom.

SYSREF generator u dizajnu prample se koristi samo u svrhu demonstracije inicijalizacije IP veze dupleks JESD204C. U aplikaciji na nivou sistema JESD204C podklase 1, morate generirati SYSREF iz istog izvora kao i sat uređaja.

Za F-Tile JESD204C IP, SYSREF množitelj (SYSREF_MULP) kontrolnog registra SYSREF definira period SYSREF, koji je n-cijeli višekratnik E parametra.

Morate osigurati E*SYSREF_MULP ≤16. Za nprample, ako je E=1, legalna postavka za SYSREF_MULP mora biti unutar 1–16, a ako je E=3, legalna postavka za SYSREF_MULP mora biti unutar 1–5.

Napomena:  Ako postavite SYSREF_MULP izvan dometa, SYSREF generator će popraviti postavku na SYSREF_MULP=1.
Možete odabrati da li želite da tip SYSREF bude jednokratni impuls, periodični ili periodični periodični prekid kroz Example Kartica Dizajn u F-Tile JESD204C Intel FPGA IP uređivaču parametara.

Tabela 9. ExampLes Periodic and Gapped Periodic SYSREF Counter

E	SYSREF_MULP	SYSREF PERIOD (E*SYSREF_MULP* 32)	Duty Cycle	Opis
1	1	32	1..31 (programabilno)	Gapped Periodic
1	1	32	16 (popravljeno)	Periodično
1	2	64	1..63 (programabilno)	Gapped Periodic
1	2	64	32 (popravljeno)	Periodično
1	16	512	1..511 (programabilno)	Gapped Periodic
1	16	512	256 (popravljeno)	Periodično
2	3	19	1..191 (programabilno)	Gapped Periodic
2	3	192	96 (popravljeno)	Periodično
2	8	512	1..511 (programabilno)	Gapped Periodic
2	8	512	256 (popravljeno)	Periodično
2	9 (Ilegalno)	64	32 (popravljeno)	Gapped Periodic
2	9 (Ilegalno)	64	32 (popravljeno)	Periodično

 

Tablica 10. Kontrolni registri SYSREF
Možete dinamički rekonfigurirati SYSREF kontrolne registre ako se postavka registra razlikuje od postavke koju ste naveli kada ste generirali dizajn example. Konfigurišite SYSREF registre pre nego što se F-Tile JESD204C Intel FPGA IP resetuje. Ako odaberete eksterni SYSREF generator kroz
sysref_ctrl[7] registarski bit, možete zanemariti postavke za SYSREF tip, množitelj, radni ciklus i fazu.

Bits	Zadana vrijednost	Opis
sysref_ctrl[1:0]	2'b00: Jedan udarac 2'b01: Periodično 2'b10: Periodični prekidi	SYSREF tip. Zadana vrijednost ovisi o postavci načina rada SYSREF u Example Design karticu u F-Tile JESD204C Intel FPGA IP uređivaču parametara.
sysref_ctrl[6:2]	5'b00001	SYSREF multiplikator. Ovo polje SYSREF_MULP je primjenjivo na periodični i periodični SYSREF tip SYSREF. Morate konfigurirati vrijednost množitelja kako biste osigurali da je vrijednost E*SYSREF_MULP između 1 i 16 prije nego što se F-Tile JESD204C IP poništi. Ako je vrijednost E*SYSREF_MULP izvan ovog raspona, vrijednost množitelja je zadana na 5'b00001.
sysref_ctrl[7]	Duplex datapath: 1'b1 Simplex TX ili RX datapath: 1'b0	SYSREF odaberite. Zadana vrijednost ovisi o postavci putanje podataka u Example Kartica Dizajn u F-Tile JESD204C Intel FPGA IP uređivaču parametara. 0: Simpleksni TX ili RX (eksterni SYSREF) 1: Dupleks (interni SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF radni ciklus kada je tip SYSREF periodičan ili periodičan s prekidima. Morate konfigurirati radni ciklus prije nego što se F-Tile JESD204C IP resetuje. Maksimalna vrijednost = (E*SYSREF_MULP*32)-1 Na ​​primjerample: 50% radni ciklus = (E*SYSREF_MULP*32)/2 Radni ciklus je podrazumevano postavljen na 50% ako ne konfigurišete ovo polje registra, ili ako konfigurišete polje registra na 0 ili više od maksimalno dozvoljene vrednosti.
sysref_ctrl[17]	1'b0	Ručna kontrola kada je tip SYSREF jednokratan. Upišite 1 da postavite SYSREF signal na visoku vrijednost. Upišite 0 da postavite SYSREF signal na nisko. Morate napisati 1, a zatim 0 da biste kreirali SYSREF impuls u jednokratnom modu.
sysref_ctrl[31:18]	22'h0	Rezervirano.

Resetujte sekvencere
Ovaj dizajn example se sastoji od dva reset sekvencera:

• Reset Sequence 0—Rukuje vraćanje na TX/RX Avalon streaming domenu, Avalon memorijski mapiran domen, PLL jezgra, TX PHY, TX jezgro i SYSREF generator.
• Sekvenca resetovanja 1—Upravlja resetovanjem na RX PHY i RX Core.

3-Wire SPI
Ovaj modul je opcioni za pretvaranje SPI interfejsa u 3-žični.

Sistem PLL
F-tile ima tri PLL sistema na ploči. Ovi sistemski PLL-ovi su primarni izvor takta za hard IP (MAC, PCS i FEC) i EMIB ukrštanje. To znači da, kada koristite sistemski režim PLL takta, blokovi se ne taktiraju PMA taktom i ne zavise od takta koji dolazi iz FPGA jezgre. Svaki sistemski PLL samo generiše sat povezan sa jednim frekventnim interfejsom. Za nprampDakle, potrebna su vam dva sistemska PLL-a za pokretanje jednog interfejsa na 1 GHz i jednog interfejsa na 500 MHz. Korišćenje sistemskog PLL-a omogućava vam da koristite svaku traku nezavisno bez promene sata trake koja utiče na susednu traku.
Svaki sistemski PLL može koristiti bilo koji od osam FGT referentnih taktova. Sistemski PLL-ovi mogu dijeliti referentni sat ili imati različite referentne taktove. Svaki interfejs može izabrati koji sistem PLL koristi, ali, kada se jednom odabere, on je fiksan, ne može se rekonfigurisati korišćenjem dinamičke rekonfiguracije.

Povezane informacije
F-tile arhitektura i korisnički priručnik za PMA i FEC Direct PHY IP

Više informacija o režimu sistemskog PLL takta u Intel Agilex F-tile uređajima.

Pattern Generator i Checker
Generator uzoraka i kontrolor su korisni za kreiranje podataka sampdatoteke i praćenje u svrhu testiranja.
Tabela 11. Podržani generator uzoraka

Pattern Generator	Opis
Generator PRBS šablona	F-Tile JESD204C dizajn example PRBS generator šablona podržava sljedeće stepene polinoma: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp generator šablona	The ramp vrijednost uzorka se povećava za 1 za svaki sljedeći sample sa širinom generatora od N, i prebacuje se na 0 kada su svi bitovi u sampsu 1. Omogućite ramp generator šablona upisivanjem 1 do bita 2 tst_ctl registra ED kontrolnog bloka.
Komandni kanal ramp generator šablona	F-Tile JESD204C dizajn example podržava komandni kanal ramp generator šablona po traci. The ramp vrijednost uzorka se povećava za 1 na 6 bitova naredbenih riječi. Početno sjeme je uzorak prirasta preko svih traka.

Tabela 12. Podržana provjera uzoraka

Pattern Checker	Opis
PRBS uzorak za provjeru	Seme za šifrovanje u kontroloru šablona se samosinhronizuje kada F-Tile JESD204C IP postigne poravnanje iskrivljenog nagiba. Provjera uzoraka zahtijeva 8 okteta da bi se šifrirano sjeme samosinhroniziralo.
Ramp provjeravač uzoraka	Prvi validni podaci sample za svaki pretvarač (M) se učitava kao početna vrijednost ramp uzorak. Naknadni podaci sampvrijednosti lesa se moraju povećati za 1 u svakom ciklusu takta do maksimuma, a zatim se vratiti na 0.

Pattern Checker	Opis
	Za nprample, kada je S=1, N=16 i WIDTH_MULP = 2, širina podataka po pretvaraču je S * WIDTH_MULP * N = 32. Maksimalni podaci sample vrijednost je 0xFFFF. The ramp Provjera uzoraka provjerava da li su identični obrasci primljeni u svim pretvaračima.
Komandni kanal ramp provjeravač uzoraka	F-Tile JESD204C dizajn example podržava komandni kanal ramp uzorak za provjeru. Prva primljena komandna riječ (6 bita) učitava se kao početna vrijednost. Naredne komandne riječi u istoj traci moraju se povećati do 0x3F i preokrenuti na 0x00. Komandni kanal ramp provjera uzoraka za ramp uzorci na svim trakama.

F-Tile JESD204C TX i RX IP
Ovaj dizajn example vam omogućava da konfigurišete svaki TX/RX u simpleks režimu ili dupleks režimu.
Dupleks konfiguracije omogućavaju demonstraciju IP funkcionalnosti koristeći internu ili eksternu serijsku petlju. CSR-ovi unutar IP-a nisu optimizirani da bi se omogućila IP kontrola i promatranje statusa.

F-pločica JESD204C Dizajn Example Sat i resetovanje

F-Tile JESD204C dizajn example ima skup signala sata i resetovanja.

Tabela 13.Design Example Clocks

Clock Signal	Smjer	Opis
mgmt_clk	Input	LVDS diferencijalni takt sa frekvencijom od 100 MHz.
refclk_xcvr	Input	Referentni sat primopredajnika sa frekvencijom brzine prenosa podataka/faktorom 33.
refclk_core	Input	Referentni takt jezgre sa istom frekvencijom kao refclk_xcvr.
in_sysref	Input	SYSREF signal. Maksimalna SYSREF frekvencija je brzina prenosa podataka/(66x32xE).
sysref_out	Izlaz
txlink_clk rxlink_clk	Interni	TX i RX takt veze sa frekvencijom brzine prenosa podataka/66.
txframe_clk rxframe_clk	Interni	TX i RX takt okvira sa frekvencijom prijenosa podataka/33 (FCLK_MULP=2) TX i RX takt okvira sa frekvencijom prijenosa podataka/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Interni	TX i RX fazni takt sa frekvencijom brzine prenosa podataka/66 (FCLK_MULP=2) TX i RX fazni takt je uvijek visok (1'b1) kada je FCLK_MULP=1
spi_SCLK	Izlaz	SPI takt brzine prenosa sa frekvencijom od 20 MHz.

Kada učitate dizajn nprampu FPGA uređaj, interni događaj ninit_done osigurava da JTAG na Avalon Master bridge je u resetovanju kao i svi ostali blokovi.

Generator SYSREF ima svoj nezavisni reset za ubacivanje namjernog asinhronog odnosa za satove txlink_clk i rxlink_clk. Ova metoda je sveobuhvatnija u emulaciji SYSREF signala sa eksternog čipa sata.

Tabela 14. Design Example Resets

Reset signal	Smjer	Opis
global_rst_n	Input	Dugme za globalno resetovanje za sve blokove, osim za JTAG do Avalon Master mosta.
ninit_done	Interni	Izlaz iz Reset Release IP za JTAG do Avalon Master mosta.
edctl_rst_n	Interni	ED Control blok resetuje JTAG do Avalon Master mosta. Portovi hw_rst i global_rst_n ne resetuju ED kontrolni blok.
hw_rst	Interni	Potvrdite i poništite hw_rst pisanjem u registar rst_ctl ED kontrolnog bloka. mgmt_rst_in_n potvrđuje kada je hw_rst potvrđen.
mgmt_rst_in_n	Interni	Reset za Avalon memorijsko mapirana sučelja različitih IP-ova i ulaza sekvencera za resetiranje:  j20c_reconfig_reset za F-Tile JESD204C IP duplex Native PHY spi_rst_n za SPI master pio_rst_n za PIO status i kontrolu reset_in0 port sekvencera za resetiranje 0 i 1 Port global_rst_n, hw_rst ili edctl_rst_n potvrđuje resetiranje na mgmt_rst_in_n.
sysref_rst_n	Interni	Reset za SYSREF blok generatora u ED kontrolnom bloku koristeći port za reset sekvencer 0 reset_out2. Reset sekvencer 0 reset_out2 port poništava reset ako je PLL jezgra zaključan.
core_pll_rst	Interni	Resetuje PLL jezgra preko porta reset_out0 sekvencera resetovanja 0. PLL jezgra se resetuje kada se potvrdi resetovanje mgmt_rst_in_n.
j204c_tx_avs_rst_n	Interni	Resetuje F-Tile JESD204C TX Avalon memorijsko mapirano sučelje kroz reset sekvencer 0. TX Avalon memorijsko mapirano sučelje potvrđuje kada se potvrdi mgmt_rst_in_n.
j204c_rx_avs_rst_n	Interni	Resetuje F-Tile JESD204C TX Avalon memorijsko mapirano sučelje kroz reset sekvencer 1. RX Avalon memorijsko mapirano sučelje potvrđuje kada se potvrdi mgmt_rst_in_n.
j204c_tx_rst_n	Interni	Resetuje F-Tile JESD204C TX slojeve veze i transporta u domenima txlink_clk i txframe_clk. Reset sekvencer 0 reset_out5 port resetuje j204c_tx_rst_n. Ovo resetovanje se poništava ako je PLL jezgra zaključan, a signali tx_pma_ready i tx_ready su potvrđeni.
j204c_rx_rst_n	Interni	Resetuje F-Tile JESD204C RX link i transportne slojeve u domenima rxlink_clk i rxframe_clk.

Reset signal	Smjer	Opis
		Reset sekvencer 1 reset_out4 port resetuje j204c_rx_rst_n. Ovo resetovanje se poništava ako je PLL jezgra zaključan, a signali rx_pma_ready i rx_ready su potvrđeni.
j204c_tx_rst_ack_n	Interni	Resetirajte signal rukovanja sa j204c_tx_rst_n.
j204c_rx_rst_ack_n	Interni	Resetirajte signal rukovanja sa j204c_rx_rst_n.

Slika 8. Vremenski dijagram za Design Example Resets

F-pločica JESD204C Dizajn Example Signals

Tabela 15. Signali sistemskog interfejsa

Signal	Smjer	Opis
Satovi i resetovanja
mgmt_clk	Input	100 MHz takt za upravljanje sistemom.
refclk_xcvr	Input	Referentni sat za F-tile UX QUAD i sistem PLL. Ekvivalentno brzini podataka/faktoru 33.
refclk_core	Input	Jezgro PLL referentnog takta. Primjenjuje istu frekvenciju takta kao refclk_xcvr.
in_sysref	Input	SYSREF signal sa eksternog SYSREF generatora za implementaciju JESD204C podklase 1.
sysref_out	Izlaz	SYSREF signal za implementaciju podklase 204 JESD1C generiran od strane FPGA uređaja za projektovanje exampsamo u svrhu inicijalizacije veze.

 

Signal	Smjer	Opis
SPI
spi_SS_n[2:0]	Izlaz	Aktivan nizak, SPI slave signal odabira.
spi_SCLK	Izlaz	SPI serijski sat.
spi_sdio	Ulaz/Izlaz	Izlaz podataka sa glavnog na eksterni slave. Ulazni podaci sa eksternog slave-a na master.

Signal	Smjer	Opis
Napomena:Kada je omogućena opcija Generate 3-Wire SPI Module.
spi_MISO Napomena: Kada opcija Generate 3-Wire SPI Module nije omogućena.	Input	Ulazni podaci sa eksternog slave-a na SPI master.
spi_MOSI Napomena: Kada opcija Generate 3-Wire SPI Module nije omogućena.	Izlaz	Izlaz podataka sa SPI mastera na eksterni slave.

 

Signal	Smjer	Opis
ADC/DAC
tx_serial_data[LINK*L-1:0]	Izlaz	Diferencijalni brzi serijski izlazni podaci na DAC. Sat je ugrađen u serijski tok podataka.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Input	Diferencijalni brzi serijski ulazni podaci iz ADC-a. Sat se obnavlja iz serijskog toka podataka.
rx_serial_data_n[LINK*L-1:0]

 

Signal	Smjer	Opis
U/I opće namjene
user_led[3:0]	Izlaz	Označava status za sljedeće uslove: [0]: SPI programiranje završeno [1]: greška TX veze [2]: Greška u RX linku [3]: Greška u provjeravanju uzoraka za Avalon streaming podatke
user_dip[3:0]	Input	Ulaz DIP prekidača za korisnički način rada: [0]: Omogućavanje interne serijske petlje [1]: Omogućavanje SYSREF generiranog FPGA [3:2]: Rezervisano

 

Signal	Smjer	Opis
Van opsega (OOB) i Status
rx_patchk_data_error[LINK-1:0]	Izlaz	Kada se ovaj signal potvrdi, to ukazuje da je provjera uzoraka otkrila grešku.
rx_link_error[LINK-1:0]	Izlaz	Kada se ovaj signal potvrdi, to ukazuje da je JESD204C RX IP potvrdio prekid.
tx_link_error[LINK-1:0]	Izlaz	Kada se ovaj signal potvrdi, to pokazuje da je JESD204C TX IP potvrdio prekid.
emb_lock_out	Izlaz	Kada se ovaj signal potvrdi, to ukazuje da je JESD204C RX IP postigao EMB zaključavanje.
sh_lock_out	Izlaz	Kada se ovaj signal potvrdi, to ukazuje da je zaglavlje JESD204C RX IP sinhronizacije zaključano.

 

Signal	Smjer	Opis
Avalon Streaming
rx_avst_valid[LINK-1:0]	Input	Označava da li je pretvarač sample podaci na sloju aplikacije su važeći ili nevažeći. 0: Podaci su nevažeći 1: Podaci su validni
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Input	Converter sampprenesite podatke na sloj aplikacije.

F-pločica JESD204C Dizajn Example Kontrolni registri

F-Tile JESD204C dizajn exampLe registri u ED Control bloku koriste bajt-adresiranje (32 bita).

Tabela 16. Design Example Karta adresa
Ovi 32-bitni ED Control blok registri su u mgmt_clk domeni.

Komponenta	Adresa
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI kontrola	0x0102_0000 – 0x0102_001F
PIO kontrola	0x0102_0020 – 0x0102_002F
PIO status	0x0102_0040 – 0x0102_004F
Resetiraj sekvencer 0	0x0102_0100 – 0x0102_01FF
Resetiraj sekvencer 1	0x0102_0200 – 0x0102_02FF
ED Control	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP primopredajnik PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tablica 17. Tip pristupa registru i definicija
Ova tabela opisuje tip pristupa registru za Intel FPGA IP.

Vrsta pristupa	Definicija
RO/V	Softver samo za čitanje (nema uticaja na pisanje). Vrijednost može varirati.
RW	Softver čita i vraća trenutnu vrijednost bita. Softver upisuje i postavlja bit na željenu vrijednost.
RW1C	Softver čita i vraća trenutnu vrijednost bita. Softver piše 0 i nema efekta. Softver upisuje 1 i briše bit na 0 ako je bit postavljen na 1 od strane hardvera. Hardver postavlja bit na 1. Softver clear ima veći prioritet od hardverskog postavljenog.

Tabela 18. Mapa ED kontrolne adrese

Offset	Registrirajte ime
0x00	rst_ctl
0x04	rst_sts0
nastavak…

Offset	Registrirajte ime
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tablica 19. Kontrolni i statusni registri ED kontrolnog bloka

Byte Offset	Registrirajte se	Ime	Pristup	Reset	Opis
0x00	rst_ctl	rst_assert	RW	0x0	Resetuj kontrolu. [0]: Upišite 1 za potvrdu resetovanja. (hw_rst) Ponovo upišite 0 da poništite resetiranje. [31:1]: Rezervisano.
0x04	rst_sts0	rst_status	RO/V	0x0	Poništi status. [0]: Status jezgre PLL zaključan. [31:1]: Rezervisano.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Status detekcije ruba SYSREF za interni ili eksterni SYSREF generator. [0]: Vrijednost 1 Označava da je SYSREF rastući rub otkriven za operaciju podklase 1. Softver može napisati 1 za brisanje ovog bita kako bi se omogućilo novo otkrivanje ruba SYSREF. [31:1]: Rezervisano.
0x40	sysref_ctl	sysref_contr ol	RW	Duplex datapath Jednokratni: 0x00080	SYSREF kontrola. Pogledajte Tabela 10 na stranici 17 za više informacija o korištenju ovog registra.
				Periodično:	Napomena: Vrijednost resetiranja ovisi o
				0x00081	tip SYSREF i F-pločica
				Gapped - periodično:	Postavke parametara putanje IP podataka JESD204C.
				0x00082
				TX ili RX podaci
				put
				Jedan pucanj:
				0x00000
				Periodično:
				0x00001
				Gapped-
				periodično:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF status. Ovaj registar sadrži najnovije postavke SYSREF perioda i radnog ciklusa internog SYSREF generatora. Pogledajte Tabela 9 na stranici 16 za pravnu vrijednost SYSREF perioda i radnog ciklusa.
nastavak…

Byte Offset	Registrirajte se	Ime	Pristup	Reset	Opis
					[8:0]: SYSREF period. Kada je vrijednost 0xFF, SYSREF period = 255 Kada je vrijednost 0x00, period SYSREF = 256. [17:9]: SYSREF radni ciklus. [31:18]: Rezervisano.
0x80	tst_ctl	tst_control	RW	0x0	Test kontrola. Koristite ovaj registar da omogućite različite testne obrasce za generator obrazaca i kontrolor. [1:0] = Rezervisano polje [2] = ramp_test_ctl 1'b0 = Omogućava PRBS obrazac za generiranje i provjeru 1'b1 = Omogućava ramp generator šablona i kontrolor [31:3]: Rezervisano.
0x8c	tst_err0	tst_error	RW1C	0x0	Zastavica greške za Link 0. Kada je bit 1'b1, to ukazuje na grešku. Trebali biste riješiti grešku prije upisivanja 1'b1 u odgovarajući bit kako biste obrisali zastavicu greške. [0] = Greška provjeravača uzorka [1] = tx_link_error [2] = rx_link_error [3] = Greška provjeravača uzorka komande [31:4]: Rezervisano.

Istorija revizije dokumenta za F-Tile JESD204C Intel FPGA IP dizajn Example Korisničko uputstvo

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2021.10.11	21.3	1.0.0	Prvo izdanje.

Dokumenti / Resursi

intel F-Tile JESD204C Intel FPGA IP dizajn Example [pdf] Korisnički priručnik F-Tile JESD204C Intel FPGA IP dizajn Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Reference

• Uputstvo za upotrebu