DisplayPort Agilex F-Tile FPGA IP dizajn Example
Uputstvo za upotrebu
Ažurirano za Intel® Quartus® Prime Design Suite: 21.4
IP verzija: 21.0.0

DisplayPort Intel FPGA IP dizajn Example Vodič za brzi početak

DisplayPort Intel® FPGA IP dizajn prampLesovi za Intel Agilex™ F-tile uređaje imaju simulaciju testne ploče i hardverski dizajn koji podržava kompilaciju i testiranje hardvera.
DisplayPort Intel FPGA IP nudi sledeći dizajn npramples:

• DisplayPort SST paralelna petlja bez modula za oporavak takta piksela (PCR) sa statičkom brzinom

Kada generišete dizajn nprampda, uređivač parametara automatski kreira fileNeophodan je za simulaciju, kompajliranje i testiranje dizajna u hardveru.
Napomena: Verzija softvera Intel Quartus® Prime 21.4 podržava samo Preliminary Design Example za simulaciju, sintezu, kompilaciju i analizu vremena. Funkcionalnost hardvera nije u potpunosti provjerena.
Slika 1. Razvoj Stages

Povezane informacije

• DisplayPort Intel FPGA IP korisnički priručnik
• Migriranje na Intel Quartus Prime Pro Edition

1.1. Struktura imenika
Slika 2. Struktura direktorija

Tabela 1. Dizajn prample Components

Fascikle	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX građevni blok)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX građevni blok)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardverski i softverski zahtjevi
Intel koristi sljedeći hardver i softver za testiranje dizajna nprample:
Hardver

• Intel Agilex I-Series razvojni komplet

Softver

• Intel Quartus Prime
• Synopsys* VCL Simulator

1.3. Generisanje dizajna
Koristite DisplayPort Intel FPGA IP uređivač parametara u softveru Intel Quartus Prime da generišete dizajn nprample.
Slika 3. Generiranje toka dizajna

1. Odaberite Alati ➤ IP Katalog i odaberite Intel Agilex F-tile kao ciljnu porodicu uređaja.
   Napomena: Dizajn prample podržava samo Intel Agilex F-tile uređaje.
2. U IP katalogu pronađite i dvaput kliknite na DisplayPort Intel FPGA IP. Pojavljuje se prozor Nova varijacija IP adrese.
3. Odredite naziv najviše razine za vašu prilagođenu varijaciju IP-a. Editor parametara sprema postavke IP varijacije u a file imenovani .ip.
4. Možete odabrati određeni Intel Agilex F-tile uređaj u polju Device ili zadržati podrazumevani izbor softverskog uređaja Intel Quartus Prime.
5. Kliknite OK. Pojavljuje se uređivač parametara.
6. Konfigurišite željene parametre za TX i RX
7. Na Design Exampna kartici, izaberite DisplayPort SST Parallel Loopback Without PCR.
8. Odaberite Simulation za generiranje testne ploče i odaberite Synthesis za generiranje hardverskog dizajna nprample. Morate odabrati barem jednu od ovih opcija da biste generirali dizajn nprample files. Ako odaberete oba, vrijeme generiranja je duže.
9. Kliknite Generiraj prample Design.

1.4. Simulacija dizajna
DisplayPort Intel FPGA IP dizajn prample testbench simulira serijski dizajn petlje od TX instance do RX instance. Interni modul generatora video šablona pokreće DisplayPort TX instancu, a video izlaz RX instance povezuje se na CRC kontrolere u testbench-u.
Slika 4. Tok simulacije dizajna

1. Idite u fasciklu Synopsys simulatora i odaberite VCS.
2. Pokrenite skriptu za simulaciju.
   Izvor vcs_sim.sh
3. Skripta izvodi Quartus TLG, kompajlira i pokreće testbench u simulatoru.
4. Analizirajte rezultat.
   Uspješna simulacija se završava poređenjem SRC izvora i sinkronizacije.

1.5. Kompilacija i simulacija dizajna
Slika 5. Prevođenje i simulacija dizajna

Za kompajliranje i izvođenje demonstracionog testa na hardverskom exampza dizajn, slijedite ove korake:

1. Osigurajte hardver nprampgeneracija dizajna je završena.
2. Pokrenite softver Intel Quartus Prime Pro Edition i otvorite /quartus/agi_dp_demo.qpf.
3. Kliknite Obrada ➤ Pokreni kompilaciju.
4. Sačekajte da se kompilacija završi.

Napomena: Dizajn example ne vrši funkcionalnu verifikaciju idejnog projekta Example o hardveru u ovom izdanju Quartusa.
Povezane informacije
Korisnički priručnik za Intel Agilex I-Series FPGA razvojni komplet

1.6. DisplayPort Intel FPGA IP dizajn Example Parameters
Tabela 2. DisplayPort Intel FPGA IP dizajn prample Parametri za Intel Agilex F-tile uređaj

Parametar	Vrijednost	Opis
Dostupan dizajn Example
Odaberite Dizajn	• Ništa • DisplayPort SST Parallel Loopback bez PCR	Odaberite dizajn nprample da se generiše. • Nijedan: Bez dizajna nprample je dostupan za trenutni izbor parametara • DisplayPort SST paralelna petlja bez PCR-a: Ovaj dizajn nprample pokazuje paralelnu povratnu petlju od DisplayPort prijemnika do DisplayPort izvora bez modula Pixel Clock Recovery (PCR) kada uključite parametar Enable Video Input Image Port.
Design Example Files
Simulacija	On, off	Uključite ovu opciju za generiranje potrebnih files za simulacioni testni sto.
Sinteza	On, off	Uključite ovu opciju za generiranje potrebnih files za kompilaciju i hardverski dizajn Intel Quartus Prime.
Generisani HDL format
Generiraj File Format	Verilog, VHDL	Odaberite željeni HDL format za generirani dizajn nprample fileset. Napomena: Ova opcija određuje samo format za generiranu IP adresu najvišeg nivoa files. Sve ostalo files (nprample testbenches i top level files za demonstraciju hardvera) su u Verilog HDL formatu.
Target Development Kit
Odaberite Ploča	• Nema razvojnog kompleta • Intel Agilex I serija Development Kit	Odaberite ploču za ciljani dizajn nprample. • Bez kompleta za razvoj: Ova opcija isključuje sve hardverske aspekte za dizajn nprample. IP jezgro postavlja sve dodjele pinova na virtuelne pinove. • Intel Agilex I-Series FPGA razvojni komplet: Ova opcija automatski bira ciljni uređaj projekta koji odgovara uređaju u ovom razvojnom kompletu. Možete promijeniti ciljni uređaj koristeći parametar Promjena ciljnog uređaja ako vaša revizija ploče ima drugačiju varijantu uređaja. IP jezgro postavlja sve pinove u skladu sa razvojnim kompletom. Napomena: Idejni projekat Example nije funkcionalno provjereno na hardveru u ovom izdanju Quartusa. • Custom Development Kit: Ova opcija omogućava dizajn nprampda se testira na razvojnom kompletu treće strane sa Intel FPGA. Možda ćete morati sami da postavite dodjeljivanje iglica.
	Ciljni uređaj
Promijenite ciljni uređaj	On, off	Uključite ovu opciju i odaberite željenu varijantu uređaja za razvojni komplet.

Parallel Loopback Design Examples

DisplayPort Intel FPGA IP dizajn pramplesovi pokazuju paralelnu povratnu petlju od DisplayPort RX instance do DisplayPort TX instance bez modula Pixel Clock Recovery (PCR) pri statičkoj brzini.
Tabela 3. DisplayPort Intel FPGA IP dizajn prample za Intel Agilex F-tile uređaj

Design Example	Oznaka	Brzina prenosa podataka	Način kanala	Loopback Type
DisplayPort SST paralelna petlja bez PCR-a	DisplayPort SST	HBR3	Simplex	Paralelno bez PCR

2.1. Intel Agilex F-tile DisplayPort SST karakteristike dizajna paralelne petlje
SST paralelni loopback dizajn pramplesovi pokazuju prijenos jednog video toka od DisplayPort sinkronizacije do DisplayPort izvora bez oporavka Pixel Clock Recovery (PCR) statičnom brzinom.

Slika 6. Intel Agilex F-tile DisplayPort SST paralelna petlja bez PCR-a

• U ovoj varijanti, parametar DisplayPort izvora, TX_SUPPORT_IM_ENABLE, je uključen i koristi se interfejs video slike.
• DisplayPort sink prima video i ili audio striming sa eksternog video izvora kao što je GPU i dekodira ga u paralelni video interfejs.
• DisplayPort video izlaz direktno pokreće DisplayPort izvorni video interfejs i kodira na glavnu vezu DisplayPort-a pre prenosa na monitor.
• IOPLL pokreće i DisplayPort prijemnik i izvorni video takt na fiksnoj frekvenciji.
• Ako je parametar DisplayPort-a i izvora MAX_LINK_RATE konfigurisan na HBR3, a PIXELS_PER_CLOCK je konfigurisan na Quad, video takt radi na 300 MHz da bi podržao brzinu od 8Kp30 piksela (1188/4 = 297 MHz).

2.2. Clocking Scheme
Šema takta ilustruje domene takta u DisplayPort Intel FPGA IP dizajnu nprample.
Slika 7. Šema takta primopredajnika Intel Agilex F-tile DisplayPort

Tabela 4. Signali šeme takta

Sat na dijagramu	Opis
SysPLL refclk	F-tile sistemski PLL referentni takt koji može biti bilo koja frekvencija takta koja je djeljiva sa PLL sistema za tu izlaznu frekvenciju. U ovom dizajnu nprample, system_pll_clk_link i rx/tx refclk_link dijele isti SysPLL refclk koji je 150Mhz. To mora biti slobodni sat koji je povezan sa namjenskog referentnog takta primopredajnika na port ulaznog sata referentnog i sistemskog PLL takta IP, prije povezivanja odgovarajućeg izlaznog porta na DisplayPort Phy Top.
system_pll_clk_link	Minimalna izlazna frekvencija sistemskog PLL-a koja podržava sve DisplayPort brzine je 320 MHz. Ovaj dizajn example koristi 900 Mhz (najvišu) izlaznu frekvenciju tako da se SysPLL refclk može dijeliti sa rx/tx refclk_linkom koji je 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR i Tx PLL Link refclk koji je fiksiran na 150 Mhz za podršku svih DisplayPort brzina podataka.
rx_ls_clkout/tx Je clout	DisplayPort Link Brzina Sat do takta DisplayPort IP jezgra. Frekvencija je ekvivalentna brzini prenosa podataka podeljenoj sa širinom paralelnih podataka. Example: Frekvencija = brzina podataka/širina podataka = 8.1G (HBR3) / 40 bita = 202.5 ​​Mhz

2.3. Simulation Testbench
Simulacijski testni stol simulira DisplayPort TX serijski loopback na RX.
Slika 8. DisplayPort Intel FPGA IP Simplex Mode Simplex Mode Testbench Block Diagram

Tabela 5. Komponente testnog stola

Komponenta	Opis
Video Pattern Generator	Ovaj generator proizvodi uzorke trake u boji koje možete konfigurirati. Možete parametrirati vremensko podešavanje video formata.
Testbench Control	Ovaj blok kontroliše test sekvencu simulacije i generiše potrebne stimulativne signale za TX jezgro. Kontrolni blok testbench-a također čita vrijednost CRC-a i iz izvora i iz prijemnika kako bi se napravila poređenja.
Provjera frekvencije sata brzine RX veze	Ovaj provjeravač provjerava da li povratna frekvencija takta RX primopredajnika odgovara željenoj brzini podataka.
Provjera frekvencije sata brzine TX veze	Ovaj provjeravač provjerava da li povratna frekvencija takta TX primopredajnika odgovara željenoj brzini podataka.

Simulacijski testni stol vrši sljedeće provjere:
Tabela 6. Verifikacije na testnom stolu

Test Criteria	Verifikacija
• Obuka veza pri brzini prenosa podataka HBR3 • Pročitajte DPCD registre da provjerite da li DP status postavlja i mjeri frekvenciju brzine veze i TX i RX.	Integrira Frequency Checker za mjerenje frekvencije sata Link Speed ​​sa TX i RX primopredajnika.
• Pokreni video uzorak od TX do RX. • Provjerite CRC za izvor i ponor da provjerite da li se podudaraju	• Povezuje generator video šablona na DisplayPort izvor za generisanje video šablona. • Kontrola Testbench-a zatim očitava i Source i Sink CRC iz DPTX i DPRX registara i upoređuje kako bi osigurala da su obje vrijednosti CRC-a identične. Napomena: Da biste osigurali da se CRC izračunava, morate omogućiti parametar automatizacije testa Support CTS.

Istorija revizija dokumenta za DisplayPort Intel

Agilex F-tile FPGA IP Design Example Korisničko uputstvo

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2021.12.13	21.4	21.0.0	Prvo izdanje.

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga.
*Druga imena i robne marke mogu se smatrati vlasništvom drugih.
ISO 9001: 2015 Registrovan

Online verzija
Pošalji povratne informacije
UG-20347
ID: 709308
verzija: 2021.12.13

Dokumenti / Resursi

intel DisplayPort Agilex F-Tile FPGA IP dizajn Example [pdf] Korisnički priručnik DisplayPort Agilex F-Tile FPGA IP dizajn Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP dizajn, FPGA IP dizajn Example, IP Design Example, IP dizajn, UG-20347, 709308

Reference

• Uputstvo za upotrebu