FPGA IP
Dizayn ExampFoydalanuvchi uchun qo'llanma
F-Tile 25G Ethernet Intel®
Intel® Quartus® uchun yangilangan
Prime Design Suite: 22.3
IP versiyasi: 1.0.0

Tez boshlash uchun qo'llanma

Intel Agilex ™ qurilmalari uchun F-tile 25G Ethernet Intel FPGA IP eski dizaynni yaratish imkoniyatini beradi.ampTanlangan konfiguratsiyalar uchun les.
Shakl 1. Dizayn Example Foydalanish

Katalog tuzilmasi

Shakl 2. 25G Ethernet Intel FPGA IP Design ExampKatalog tuzilmasi

• Simulyatsiya files (faqat simulyatsiya uchun test bench) joylashganample_dir>/example_testbench.
• Faqat kompilyatsiya uchun mo'ljallangan dizayn sobiqample joylashganample_dir>/ compilation_test_dizayn.
• Uskuna konfiguratsiyasi va sinovi files (dizayn, masalanample in apparatware) da joylashganample_dir>/hardware_test_dizayn.

Jadval 1. Katalog va File Tavsiflar

File Ismlar	Tavsif
eth_ex_25g.qpf	Intel Quartus® Prime loyihasi file.
eth_ex_25g.qsf	Intel Quartus Prime loyihasi sozlamalari file.
eth_ex_25g.sdc	Synopsys dizayn cheklovlari file. Siz buni nusxalashingiz va o'zgartirishingiz mumkin file o'zingizning 25 GbE Intel FPGA IP yadro dizayni uchun.
eth_ex_25g.v	Yuqori darajadagi Verilog HDL dizayni, masalanample file. Yagona kanalli dizayn Verilogdan foydalanadi file.
umumiy/	Uskuna dizayni, masalanample qo'llab-quvvatlash files.
hwtest/main.tcl	Asosiy file tizim konsoliga kirish uchun.

Dizaynni yaratish Example

4-rasm. Example Dizayn yorlig'i F-tile 25G Ethernet Intel FPGA IP parametr muharriri

Uskuna dizaynini yaratish uchun quyidagi amallarni bajaringample va testbench:

1. Intel Quartus Prime Pro Edition-da bosing File ➤ Yangi Quartus Prime loyihasini yaratish uchun yangi loyiha ustasi yoki File ➤ Mavjud Quartus Prime loyihasini ochish uchun Loyihani oching. Sehrgar sizga qurilmani ko'rsatishni taklif qiladi.
2. IP-katalogida Agilex uchun 25G Ethernet Intel FPGA IP-ni toping va tanlang. Yangi IP o'zgarishi oynasi paydo bo'ladi.
3. IP variantingiz uchun yuqori darajali nomni belgilang va OK tugmasini bosing. Parametr muharriri yuqori darajadagi .ip ni qo'shadi file joriy loyihaga avtomatik ravishda. Agar sizdan .ip ni qo'lda qo'shish so'ralsa file loyihaga kirish uchun Loyiha ➤ Qo'shish/O'chirish-ni bosing Fileqo'shish uchun loyihada s file.
4. Intel Quartus Prime Pro Edition dasturida Device maydonida ma'lum bir Intel Agilex qurilmasini tanlashingiz yoki Intel Quartus Prime dasturi taklif qilgan standart qurilmani saqlashingiz kerak.
   Eslatma: Uskuna dizayni, sobiqample maqsadli taxtadagi qurilma bilan tanlovning ustiga yozadi. Oldin dizayn menyusidan maqsadli taxtani belgilaysizample variantlari Example Dizayn yorlig'i.
5. OK tugmasini bosing. Parametr muharriri paydo bo'ladi.
6. IP yorlig'ida IP yadro o'zgarishi uchun parametrlarni belgilang.
7. Ex bo'yichaample Dizayn yorlig'i, masalanampdizayn Files, sinov stolini yaratish uchun Simulyatsiya opsiyasini tanlang va apparat dizaynini yaratish uchun Sintez opsiyasini tanlang.ample. Faqat Verilog HDL filelar hosil bo'ladi.
   Eslatma: Funktsional VHDL IP yadrosi mavjud emas. IP yadro dizayni uchun faqat Verilog HDL ni belgilang, masalanample.
8. Target Development Kit uchun Agilex I-series Transceiver-SoC Dev Kit-ni tanlang
9. Ex Generate tugmasini bosingample Dizayn tugmasi. Example Design Directory oynasi paydo bo'ladi.
10. Agar siz dizaynni o'zgartirmoqchi bo'lsangiz, oldingiample katalog yo'li yoki nomi ko'rsatilgan standartlardan (alt_e25_f_0_example_design), yangi yo'lga o'ting va yangi dizaynni yozing example katalog nomi (ample_dir>).
11. OK tugmasini bosing.

1.2.1. Dizayn Example Parametrlar
2-jadval. Ex.dagi parametrlarampDizayn yorlig'i

Parametr	Tavsif
Exampdizayn	Mavjud exampIP parametr sozlamalari uchun dizaynlar. Faqat bitta kanalli sobiqample dizayn ushbu IP uchun qo'llab-quvvatlanadi.
Exampdizayn Files	The files turli rivojlanish bosqichi uchun yaratish. • Simulyatsiya—keraklini yaratadi files sobiqni simulyatsiya qilish uchunampdizayn. • Sintez—sintez hosil qiladi files. Bulardan foydalaning files apparat sinovlari uchun Intel Quartus Prime Pro Edition dasturida dizaynni kompilyatsiya qilish va statik vaqt tahlilini amalga oshirish.
Yaratish File Format	RTL formati files simulyatsiya uchun - Verilog.
Kengash-ni tanlang	Dizaynni amalga oshirish uchun qo'llab-quvvatlanadigan apparat. Intel FPGA ishlab chiqish platasini tanlaganingizda, dizayn uchun maqsadli qurilma sifatida AGIB027R31B1E2VRO qurilmasidan foydalaning.ampavlod. Agilex I-series Transceiver-SoC Dev Kit: Ushbu parametr sizga eski dizaynni sinab ko'rish imkonini beradiample tanlangan Intel FPGA IP ishlab chiqish to'plamida. Ushbu parametr avtomatik ravishda AGIB027R31B1E2VRO maqsadli qurilmasini tanlaydi. Kengash versiyasi boshqa qurilma darajasiga ega bo'lsa, maqsadli qurilmani o'zgartirishingiz mumkin. Yo'q: Ushbu parametr dizaynning apparat jihatlarini istisno qiladiample.

1.3. Plitka yaratish Files

Qo'llab-quvvatlash-mantiqiy avlod - bu plitka bilan bog'liq yaratish uchun ishlatiladigan sintezdan oldingi bosqich files simulyatsiya va apparat dizayni uchun zarur. Plitka ishlab chiqarish hamma uchun talab qilinadi
F-plitka asosidagi dizayn simulyatsiyalari. Simulyatsiyadan oldin ushbu bosqichni bajarishingiz kerak.

1. Buyruqlar satrida sobiq foydalanuvchingizdagi compilation_test_design jildiga o'tingampdizayn: CD /compilation_test_dizayn.
2. Quyidagi buyruqni bajaring: quartus_tlg alt_eth_25g

1.4. F-plitka 25G Ethernet Intel FPGA IP dizaynini simulyatsiya qilish 
Example Testbench
Siz buyruq satridan simulyatsiya skriptini ishga tushirish orqali dizaynni kompilyatsiya qilishingiz va simulyatsiya qilishingiz mumkin.

1. Buyruqning satrida testbench simulyatsiyasi ishchi katalogini o'zgartiring: cdample_dir>/ex_25g/sim.
2. IP-ni sozlash simulyatsiyasini ishga tushiring:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Jadval 3. Testbenchni simulyatsiya qilish bosqichlari

Simulyator	Ko'rsatmalar
VCS*	Buyruqlar qatoriga sh run_vcs.sh yozing
QuestaSim*	Buyruqlar qatoriga vsim -do run_vsim.do -log yozingfile vsim.log Agar siz QuestaSim GUI-ni ochmasdan simulyatsiya qilishni xohlasangiz, vsim -c -do run_vsim.do -log yozing.file vsim.log
Cadence -Xcelium*	Buyruqlar qatoriga sh run_xcelium.sh yozing

Muvaffaqiyatli simulyatsiya quyidagi xabar bilan tugaydi:
Simulyatsiya o'tdi. yoki Testbench to'liq.
Muvaffaqiyatli tugagandan so'ng, natijalarni tahlil qilishingiz mumkin.
1.5. Dizaynni kompilyatsiya qilish va sozlash ExampUskunada
25G Ethernet Intel FPGA IP asosiy parametr muharriri eski dizaynni kompilyatsiya qilish va sozlash imkonini beradi.ampmaqsadli ishlab chiqish to'plamida.

Dizaynni kompilyatsiya qilish va sozlash uchun exampUskunada quyidagi amallarni bajaring:

1. Intel Quartus Prime Pro Edition dasturini ishga tushiring va dizaynni kompilyatsiya qilish uchun Processing ➤ Start Compilation-ni tanlang.
2. SRAM ob'ektini yaratganingizdan so'ng file .sof, apparat dizaynini dasturlash uchun quyidagi amallarni bajaring exampIntel Agilex qurilmasida:
   a. Asboblar menyusida Dasturchi-ni bosing.
   b. Dasturchi oynasida Hardware Setup-ni bosing.
   c. Dasturlash qurilmasini tanlang.
   d. Intel Agilex platasini tanlang va Intel Quartus Prime Pro Edition seansiga qo'shing.
   e. Mode J ga o'rnatilganligiga ishonch hosil qilingTAG.
   f. Intel Agilex qurilmasini tanlang va Device qo'shish-ni bosing. Dasturchi ko'rsatiladi
   platangizdagi qurilmalar orasidagi ulanishlarning blok diagrammasi.
   g. .sof bilan qatorda .sof uchun katakchani belgilang.
   h. Dastur/Sozlash ustunidagi katakchani belgilang.
   i. Start tugmasini bosing.

1.6. F-tile 25G Ethernet Intel FPGA IP apparat dizaynini sinovdan o'tkazish Example
F-plitka 25G Ethernet Intel FPGA IP yadro dizaynini kompilyatsiya qilganingizdan so'ng, example va uni Intel Agilex qurilmangizda sozlang, siz IP yadrosini dasturlash uchun tizim konsolidan foydalanishingiz mumkin.
Tizim konsolini yoqish va apparat dizaynini sinab ko'rish uchun, masalanample, quyidagi amallarni bajaring:

1. Intel Quartus Prime Pro Edition dasturida Tools ➤ System-ni tanlang
   Nosozliklarni tuzatish vositalari ➤ Tizim konsolini ishga tushirish uchun tizim konsoli.
2. Tcl Console panelida katalogni / hardware_test_design/hwtest ga o'zgartirish uchun cd hwtest ni kiriting.
3. J ga ulanishni ochish uchun source main.tcl yozingTAG usta.

Dizaynning "Uskuna sinovi" bo'limidagi sinov tartibiga rioya qilingample va tizim konsolida test natijalarini kuzating.

F-tile 25G Ethernet Design ExampIntel Agilex qurilmalari uchun

F-tile 25G Ethernet dizayni sobiqample 25G Ethernet Intel FPGA IP yadrosidan foydalangan holda Intel Agilex qurilmalari uchun Ethernet yechimini namoyish etadi.
Eski dizaynni yaratingample dan Example 25G Ethernet Intel FPGA IP parametr muharririning Dizayn yorlig'i. Shuningdek, siz dizaynni bo'lgan yoki bo'lmasdan yaratishni tanlashingiz mumkin
Reed-Solomon Forward Error Correction (RS-FEC) xususiyati.
2.1. Xususiyatlari

• 25G da ishlaydigan yagona Ethernet kanalini qo'llab-quvvatlaydi.
• Dizaynni yaratadi exampRS-FEC xususiyatiga ega.
• Testbench va simulyatsiya skriptini taqdim etadi.
• F-Tile Reference va System PLL soatlarini IP konfiguratsiyasiga asoslangan Intel FPGA IP-ni ishga tushiradi.

2.2. Uskuna va dasturiy ta'minotga qo'yiladigan talablar
Intel dizaynni sinab ko'rish uchun quyidagi apparat va dasturiy ta'minotdan foydalanadiampLinux tizimida:

• Intel Quartus Prime Pro Edition dasturi.
• Siemens* EDA QuestaSim, Synopsys* VCS va Cadence Xcelium simulyatori.
• Uskuna sinovlari uchun Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO).

2.3. Funktsional tavsif
F-tile 25G Ethernet dizayni sobiqample MAC+PCS+PMA yadro variantidan iborat. Quyidagi blok diagrammalarda F-tile 25G Ethernet dizaynidagi MAC+PCS+PMA asosiy variantining dizayn komponentlari va yuqori darajadagi signallari ko‘rsatilgan.ample.
5-rasm. Blok diagrammasi—F-tile 25G Ethernet Design Example (MAC+PCS+PMA asosiy varianti)

2.3.1. Dizayn komponentlari
4-jadval. Dizayn komponentlari

Komponent	Tavsif
F-plitka 25G Ethernet Intel FPGA IP	Quyidagi konfiguratsiyaga ega MAC, PCS va Transceiver PHY dan iborat: • Asosiy variant: MAC+PCS+PMA • Oqim nazoratini yoqing: Majburiy emas • Havola xatosini yaratishni yoqing: Majburiy emas • Preambula orqali o'tishni yoqish: Majburiy emas • Statistikani toʻplashni yoqish: Majburiy emas • MAC statistika hisoblagichlarini yoqing: Majburiy emas • Yo'naltiruvchi soat chastotasi: 156.25 Dizayn uchun sobiqampRS-FEC xususiyati bilan quyidagi qo'shimcha parametr sozlangan: • RS-FECni yoqing: Majburiy emas
F-Tile Reference va System PLL Clocks Intel FPGA IP	F-Tile Reference va System PLL Clocks Intel FPGA IP parametr muharriri sozlamalari F-tile 25G Ethernet Intel FPGA IP talablariga mos keladi. Agar siz dizaynni yaratsangiz exampyordamida Ex. yaratishampdizayn IP parametr muharriridagi tugmani bosing, IP avtomatik ravishda ishga tushadi. Agar siz o'zingizning dizayningizni yaratsangiz sobiqample, siz ushbu IP-ni qo'lda yaratishingiz va barcha kirish/chiqarish portlarini ulashingiz kerak. Ushbu IP haqida ma'lumot olish uchun qarang F-Tile Architecture va PMA va FEC Direct PHY IP foydalanuvchi qoʻllanmasi.
Mijoz mantig'i	Quyidagilardan iborat: • Transmissiya uchun 25G Ethernet Intel FPGA IP yadrosiga portlash paketlarini yaratuvchi trafik generatori. • 25G Ethernet Intel FPGA IP yadrosidan kelayotgan portlash paketlarini kuzatuvchi trafik monitori.
Manba va prob	Manba va tekshiruv signallari, jumladan tizimni qayta o'rnatish kirish signali, ulardan nosozliklarni tuzatish uchun foydalanishingiz mumkin.

Tegishli ma'lumotlar
F-Tile Architecture va PMA va FEC Direct PHY IP foydalanuvchi qoʻllanmasi

Simulyatsiya

Testbench IP yadrosi orqali trafikni yuboradi, IP yadrosining uzatish va qabul qilish tomonini mashq qiladi.
2.4.1. Test dastgohi
6-rasm. F-tile 25G Ethernet Intel FPGA IP Design Ex ning blok diagrammasiample Simulation Testbench

Jadval 5. Testbench komponentlari

Komponent	Tavsif
Qurilma sinov ostida (DUT)	25G Ethernet Intel FPGA IP yadrosi.
Ethernet Packet Generator va Packet Monitor	• Paket generatori kadrlarni hosil qiladi va DUT ga uzatadi. • Paket monitori TX va RX maʼlumotlar yoʻllarini kuzatib boradi va simulyator konsolida kadrlarni koʻrsatadi.
F-Tile Reference va System PLL Clocks Intel FPGA IP	Transceiver va tizim PLL mos yozuvlar soatlarini yaratadi.

2.4.2. Simulyatsiya dizayni Example Komponentlar
Jadval 6. F-plitka 25G Ethernet Design Example Testbench File Tavsiflar

File Ism	Tavsif
Testbench va simulyatsiya Files
basic_avl_tb_top.v	Yuqori darajadagi sinov dastgohi file. Testbench DUT-ni yaratadi, dizayn komponentlari va mijoz mantig'ida Avalon® xotira xaritasi konfiguratsiyasini amalga oshiradi va 25G Ethernet Intel FPGA IP-ga yoki undan paketlarni yuboradi va oladi.
Testbench skriptlari
davom etdi…

File Ism	Tavsif
run_vsim.do	Testbenchni ishga tushirish uchun ModelSim skripti.
run_vcs.sh	Testbenchni ishga tushirish uchun Synopsys VCS skripti.
run_xcelium.sh	Testbenchni ishga tushirish uchun Cadence Xcelium skripti.

2.4.3. Test ishi
Simulyatsiya testi quyidagi amallarni bajaradi:

1. F-tile 25G Ethernet Intel FPGA IP va F-Tile Reference va System PLL Clocks Intel FPGA IP-ni ishga tushiradi.
2. RX soati va PHY holat signali o'rnatilishini kutadi.
3. PHY holatini chop etadi.
4. 10 ta yaroqli ma'lumotlarni yuboradi va oladi.
5. Natijalarni tahlil qiladi. Muvaffaqiyatli test stolida "Testbench tugallandi." ko'rsatiladi.

Quyidagi sample chiqishi muvaffaqiyatli simulyatsiya sinovini ko'rsatadi:

Kompilyatsiya

Dizaynni kompilyatsiya qilish va sozlash tartibiga rioya qiling ExampDizaynni kompilyatsiya qilish va sozlash uchun Uskunada leample tanlangan uskunada.
Resursdan foydalanish va Fmaxni faqat kompilyatsiya uchun mo'ljallangan dizayndan foydalanib taxmin qilishingiz mumkinample. Siz o'zingizning dizayningizni "Start Compilation" buyrug'i yordamida kompilyatsiya qilishingiz mumkin
Intel Quartus Prime Pro Edition dasturidagi ishlov berish menyusi. Muvaffaqiyatli kompilyatsiya kompilyatsiya hisoboti xulosasini yaratadi.
Qo'shimcha ma'lumot olish uchun Intel Quartus Prime Pro Edition foydalanuvchi qo'llanmasidagi Dizayn kompilyatsiyasiga qarang.
Tegishli ma'lumotlar

• Dizaynni kompilyatsiya qilish va sozlash Example Uskuna 7-sahifada
• Intel Quartus Prime Pro Edition foydalanuvchi qo'llanmasida dizayn kompilyatsiyasi

2.6. Uskuna sinovlari
Uskuna dizaynida sobiqample, siz IP yadrosini ichki ketma-ket orqaga qaytish rejimida dasturlashingiz va qabul qilish tomoni orqali qaytib keladigan uzatish tomonida trafikni yaratishingiz mumkin.
Dizaynni sinab ko'rish uchun taqdim etilgan tegishli ma'lumot havolasidagi tartibni bajaringample tanlangan uskunada.
Tegishli ma'lumotlar
F-tile 25G Ethernet Intel FPGA IP apparat dizaynini sinovdan o'tkazish Examp8 -sahifada
2.6.1. Sinov tartibi
Dizaynni sinab ko'rish uchun ushbu bosqichlarni bajaringampapparatda:

1. Ushbu dizayn uchun apparat sinovini o'tkazishdan oldin example, siz tizimni qayta o'rnatishingiz kerak:
   a. Standart manba va prob GUI uchun Asboblar ➤ Tizim ichidagi manbalar va tekshiruvlar muharriri vositasini bosing.
   b. Qayta tiklashni qo'llash uchun tizimni qayta o'rnatish signalini (Manba[3:0]) 7 dan 8 ga almashtiring va tizimni qayta o'rnatish holatidan chiqarish uchun tizimni qayta o'rnatish signalini 7 ga qaytaring.
   c. Prob signallarini kuzatib boring va holat to'g'ri ekanligiga ishonch hosil qiling.
2. Tizim konsolida hwtest jildiga o'ting va J ni tanlash uchun source main.tcl buyrug'ini bajaring.TAG usta. Odatiy bo'lib, birinchi JTAG ustasi JTAG zanjir tanlanadi. J ni tanlash uchunTAG Intel Agilex qurilmalari uchun master, ushbu buyruqni bajaring: set_jtag <number of appropriate JTAG usta>. Masalanample: set_jtag 1.
3. Seriyali orqaga qaytish testini boshlash uchun tizim konsolida quyidagi buyruqlarni bajaring:

Jadval 7. Buyruqlar parametrlari

Parametr	Tavsif	Example Foydalanish
chkphy_status	Soat chastotalari va PHY blokirovkasi holatini ko'rsatadi.	% chkphy_status 0 # 0 havola holatini tekshiring
chkmac_stats	MAC statistika hisoblagichlaridagi qiymatlarni ko'rsatadi.	% chkmac_stats 0 # 0 havolasining mac statistika hisoblagichini tekshiradi
barcha_statslarni tozalash	IP asosiy statistika hisoblagichlarini tozalaydi.	% clear_all_stats 0 # 0 havolasining statistika hisoblagichini tozalaydi
start_gen	Paket generatorini ishga tushiradi.	% start_gen 0 # 0 havolasida paketlarni yaratishni boshlang
stop_gen	Paket generatorini to'xtatadi.	% stop_gen 0 # 0 havolasida paket ishlab chiqarishni to'xtating
loop_on	Ichki ketma-ket aylanishni yoqadi.	% loop_on 0 # 0 havolasida ichki orqaga qaytishni yoqing
loop_off	Ichki ketma-ket aylanishni o'chiradi.	% loop_off 0 # 0 havolasida ichki qayta ishlashni o'chiring
reg_read	IP asosiy registr qiymatini qaytaradi .	% reg_read 0x402 # 402 havolasining 0-manzilida IP CSR registrini o'qing
reg_write	yozadi manzilidagi IP yadro registriga .	% reg_write 0x401 0x1 # 0 havolasining 1-manzilidagi IP CSR skretch registriga 401x0 yozing

a. loop_on ni kiriting ichki ketma-ket aylanish rejimini yoqish uchun.
b. chkphy_status yozing PHY holatini tekshirish uchun. TXCLK, RXCLK va RX holati barqaror havola uchun quyida ko‘rsatilgan qiymatlarga ega bo‘lishi kerak:

c. clear_all_stats kiriting TX va RX statistika registrlarini tozalash uchun.
d. start_gen yozing paket ishlab chiqarishni boshlash uchun.
e. stop_gen yozing paket ishlab chiqarishni to'xtatish uchun.
f. chkmac_stats yozing TX va RX statistika hisoblagichlarini o'qish uchun. Bunga ishonch hosil qiling:
i. Uzatilgan paketli kadrlar qabul qilingan paketli kadrlarga mos keladi.
ii. Hech qanday xato ramkalar olinmaydi.
g. Loop_off yozing ichki ketma-ket aylanishni o'chirish uchun.
7-rasm. Sample Test Output—TX va RX statistik hisoblagichlar

F-tile 25G Ethernet FPGA IP dizayni uchun hujjatlarni ko'rib chiqish tarixi ExampFoydalanuvchi uchun qo'llanma

Hujjat versiyasi	Intel Quartus Prime versiyasi	IP versiyasi	O'zgarishlar
2022.10.14	22.3	1.0.0	Dastlabki nashr.

Intel korporatsiyasi. Barcha huquqlar himoyalangan. Intel, Intel logotipi va boshqa Intel belgilari Intel korporatsiyasi yoki uning sho'ba korxonalarining savdo belgilaridir. Intel o'zining FPGA va yarimo'tkazgich mahsulotlarining Intel standart kafolatiga muvofiq joriy spetsifikatsiyalarga muvofiq ishlashini kafolatlaydi, lekin istalgan vaqtda ogohlantirmasdan istalgan mahsulot va xizmatlarga o'zgartirish kiritish huquqini o'zida saqlab qoladi. Intel tomonidan yozma ravishda kelishilgan hollar bundan mustasno, bu erda tasvirlangan har qanday ma'lumot, mahsulot yoki xizmatdan foydalanish yoki qo'llash natijasida kelib chiqadigan hech qanday javobgarlik yoki javobgarlikni o'z zimmasiga olmaydi. Intel mijozlariga har qanday nashr etilgan ma'lumotlarga tayanishdan va mahsulot yoki xizmatlarga buyurtma berishdan oldin qurilma texnik xususiyatlarining so'nggi versiyasini olish tavsiya etiladi. *Boshqa nomlar va brendlar boshqalarning mulki sifatida da'vo qilinishi mumkin.
ISO
9001:2015
Roʻyxatdan oʻtgan

Onlayn versiya
Fikr-mulohaza yuborish
ID: 750200
Versiya: 2022.10.14

Hujjatlar / manbalar

intel F-Tile 25G Ethernet FPGA IP dizayni Example [pdf] Foydalanuvchi uchun qoʻllanma F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

Ma'lumotnomalar

• Foydalanuvchi uchun qo'llanma