DisplayPort Agilex F-Tile FPGA IP Design Example
Посібник користувача
Оновлено для Intel® Quartus® Prime Design Suite: 21.4
Версія IP: 21.0.0
DisplayPort Intel FPGA IP Design Example Короткий посібник
IP-дизайн DisplayPort Intel® FPGA напрampфайли для пристроїв Intel Agilex™ F-tile мають імітаційний тестовий стенд і конструкцію апаратного забезпечення, яка підтримує компіляцію та тестування апаратного забезпечення.
DisplayPort Intel FPGA IP пропонує такий дизайн, напрamples:
- Паралельний шлейф DisplayPort SST без модуля Pixel Clock Recovery (PCR) зі статичною швидкістю
Коли ви створюєте дизайн напрample, редактор параметрів автоматично створює fileнеобхідні для моделювання, компіляції та тестування конструкції в апаратному забезпеченні.
Примітка: Версія програмного забезпечення Intel Quartus® Prime 21.4 підтримує лише Preliminary Design Exampфайл для моделювання, синтезу, компіляції та аналізу часу. Функціональність обладнання не перевірена повністю.
Малюнок 1. Розвиток Сtages
Пов'язана інформація
- Посібник користувача DisplayPort Intel FPGA IP
- Перехід на Intel Quartus Prime Pro Edition
1.1. Структура каталогу
Рисунок 2. Структура каталогу
Таблиця 1. Дизайн Example Компоненти
| Папки | Files |
| rtl/ядро | dp_core.ip |
| dp_rx.ip | |
| dp_tx.ip | |
| rtl/rx_phy | dp_gxb_rx/ ((будівельний блок DP PMA UX) |
| dp_rx_data_fifo.ip | |
| rx_top_phy.sv | |
| rtl/tx_phy | dp_gxb_rx/ ((будівельний блок DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Вимоги до обладнання та програмного забезпечення
Intel використовує наступне апаратне та програмне забезпечення для перевірки дизайнуampле:
Обладнання
- Intel Agilex I-Series Development Kit
програмне забезпечення
- Intel Quartus Prime
- Симулятор Synopsys* VCL
1.3. Створення дизайну
Використовуйте редактор параметрів IP-параметрів DisplayPort Intel FPGA у програмному забезпеченні Intel Quartus Prime, щоб створити проект example.
Рисунок 3. Створення потоку проектування
- Виберіть Інструменти ➤ Каталог IP і виберіть Intel Agilex F-tile як сімейство цільових пристроїв.
Примітка: дизайн напрample підтримує лише пристрої Intel Agilex F-tile. - У каталозі IP знайдіть і двічі клацніть DisplayPort Intel FPGA IP. З’явиться вікно New IP Variation.
- Укажіть ім’я верхнього рівня для свого варіанту IP-адреси. Редактор параметрів зберігає параметри варіації IP у a file названий .ip.
- Ви можете вибрати певний пристрій Intel Agilex F-tile у полі «Пристрій» або зберегти вибір пристрою за замовчуванням у програмному забезпеченні Intel Quartus Prime.
- Натисніть OK. З’явиться редактор параметрів.
- Налаштуйте потрібні параметри як для TX, так і для RX
- На Design Exampна вкладці виберіть DisplayPort SST Parallel Loopback Without PCR.
- Виберіть «Моделювання», щоб створити тестовий стенд, і виберіть «Синтез», щоб створити дизайн апаратного забезпеченняample. Ви повинні вибрати принаймні один із цих параметрів, щоб створити дизайн example fileс. Якщо вибрати обидва, час генерації подовжується.
- Натисніть Generate ExampLe Design.
1.4. Симуляція дизайну
IP-дизайн DisplayPort Intel FPGA напрample testbench імітує послідовний цикл зворотного зв’язку від екземпляра TX до екземпляра RX. Внутрішній модуль генератора шаблонів відео керує примірником DisplayPort TX, а відеовихід примірника RX підключається до засобів перевірки CRC у випробувальному стенді.
Рисунок 4. Потік моделювання дизайну
- Перейдіть до папки симулятора Synopsys і виберіть VCS.
- Запустіть сценарій моделювання.
Джерело vcs_sim.sh - Сценарій виконує Quartus TLG, компілює та запускає тестовий стенд у симуляторі.
- Проаналізуйте результат.
Успішна симуляція завершується порівнянням SRC Source і Sink.
1.5. Компіляція та моделювання дизайну
Рисунок 5. Компіляція та моделювання проекту
Для компіляції та запуску демонстраційного тесту на апаратному забезпеченні напрampдизайн файлу, виконайте такі дії:
- Переконайтеся, що обладнання напрampстворення дизайну завершено.
- Запустіть і відкрийте програмне забезпечення Intel Quartus Prime Pro Edition /quartus/agi_dp_demo.qpf.
- Натисніть «Обробка» ➤ «Почати компіляцію».
- Дочекайтеся завершення компіляції.
Примітка: Дизайн прample не перевіряє функціональність Попереднього проекту Exampна апаратному забезпеченні в цьому випуску Quartus.
Пов'язана інформація
Intel Agilex I-Series FPGA Development Kit Посібник користувача
1.6. DisplayPort Intel FPGA IP Design Example Параметри
Таблиця 2. DisplayPort Intel FPGA IP Design Example Параметри для пристрою Intel Agilex F-tile
| Параметр | Значення | опис |
| Доступний дизайн Прample | ||
| Виберіть Дизайн | • Ніхто • DisplayPort SST Parallel Петля без ПЛР |
Виберіть дизайн напрampфайл, який буде згенерований. • Немає: немає дизайнуample доступний для вибору поточного параметра • DisplayPort SST Parallel Loopback без PCR: ця конструкція напрampLe демонструє паралельний зворотний зв’язок від приймача DisplayPort до джерела DisplayPort без модуля відновлення синхронізації пікселів (PCR), коли ви вмикаєте параметр «Увімкнути порт зображення вхідного відео». |
| Дизайн Прample Files | ||
| Симуляція | Увімкнено, вимкнено | Увімкніть цю опцію, щоб згенерувати необхідні files для тестового стенду моделювання. |
| Синтез | Увімкнено, вимкнено | Увімкніть цю опцію, щоб згенерувати необхідні files для компіляції Intel Quartus Prime і апаратного забезпечення. |
| Згенерований формат HDL | ||
| Генерувати File Формат | Verilog, VHDL | Виберіть бажаний формат HDL для створеного дизайнуample fileвстановити. Примітка: Цей параметр визначає лише формат для згенерованого IP-адреси верхнього рівня fileс. Всі інші files (наприклад, напрample testbenches і верхнього рівня files для демонстрації обладнання) знаходяться у форматі Verilog HDL. |
| Набір цільового розвитку | ||
| Виберіть дошку | • Немає комплекту розробки • Intel Agilex I-Series Набір для розробки |
Виберіть дошку для цільового дизайну, напрample. • Без набору для розробки: цей параметр виключає всі апаратні аспекти дизайну, напрample. IP-ядро встановлює всі призначення контактів на віртуальні контакти. • Intel Agilex I-Series FPGA Development Kit: цей параметр автоматично вибирає цільовий пристрій проекту, щоб відповідати пристрою в цьому комплекті розробки. Ви можете змінити цільовий пристрій за допомогою параметра Змінити цільовий пристрій, якщо ваша версія плати має інший варіант пристрою. IP-ядро встановлює всі призначення контактів відповідно до комплекту розробки. Примітка: Ескізний проект Прampфайл не перевірено на функціональність апаратного забезпечення в цьому випуску Quartus. • Нестандартний набір для розробки: ця опція дозволяє проектувати напрample для тестування на сторонньому наборі для розробки з Intel FPGA. Можливо, вам доведеться самостійно встановити призначення контактів. |
| Цільовий пристрій | ||
| Змінити цільовий пристрій | Увімкнено, вимкнено | Увімкніть цю опцію та виберіть бажаний варіант пристрою для комплекту розробки. |
Паралельний дизайн петлі Прampлес
IP-дизайн DisplayPort Intel FPGA напрampдемонструють паралельний зворотний зв’язок від екземпляра DisplayPort RX до екземпляра DisplayPort TX без модуля відновлення синхронізації пікселів (PCR) зі статичною швидкістю.
Таблиця 3. DisplayPort Intel FPGA IP Design Exampфайл для пристрою Intel Agilex F-tile
| Дизайн Прample | Позначення | Швидкість передачі даних | Режим каналу | Тип петлі |
| Паралельний шлейф DisplayPort SST без PCR | DisplayPort SST | HBR3 | Симплекс | Паралель без ПЛР |
2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Features
Паралельна петлева конструкція SST напрampдемонструють передачу одного відеопотоку від приймача DisplayPort до джерела DisplayPort без відновлення синхронізації пікселів (PCR) зі статичною швидкістю.
Малюнок 6. Intel Agilex F-tile DisplayPort SST Паралельний шлейф без PCR
- У цьому варіанті ввімкнено параметр джерела DisplayPort, TX_SUPPORT_IM_ENABLE, і використовується інтерфейс відеозображення.
- Приймач DisplayPort отримує потокове відео та/або аудіо із зовнішнього джерела відео, наприклад GPU, і декодує його в паралельний відеоінтерфейс.
- Вихідний відеосигнал DisplayPort напряму управляє вихідним відеоінтерфейсом DisplayPort і кодує в основне з’єднання DisplayPort перед передачею на монітор.
- IOPLL управляє тактовими сигналами як приймача DisplayPort, так і вихідного відеосигналу з фіксованою частотою.
- Якщо параметр MAX_LINK_RATE джерела DisplayPort налаштовано на HBR3, а PIXELS_PER_CLOCK налаштовано на Quad, тактова частота відео працює на 300 МГц, щоб підтримувати частоту пікселів 8Kp30 (1188/4 = 297 МГц).
2.2. Схема синхронізації
Схема тактування ілюструє домени тактування в дизайні DisplayPort Intel FPGA IP, напрample.
Рисунок 7. Схема тактування трансивера DisplayPort F-tile Intel Agilex
Таблиця 4. Сигнали тактової схеми
| Годинник на схемі | опис |
| SysPLL refclk | F-плитка Опорний тактовий сигнал системної ФАПЧ, який може бути будь-якою тактовою частотою, яка ділиться на системну ФАПЧ для цієї вихідної частоти. У цій конструкції напрample, system_pll_clk_link і rx/tx refclk_link спільно використовують той самий SysPLL refclk, який становить 150 МГц. Перед підключенням відповідного вихідного порту до DisplayPort Phy Top це має бути вільний тактовий сигнал, який під’єднано від спеціального контакту опорного тактового сигналу трансивера до вхідного порту тактового сигналу Reference and System PLL Clocks IP. |
| system_pll_clk_link | Мінімальна вихідна частота системи PLL для підтримки всіх частот DisplayPort становить 320 МГц. Цей дизайн напрampLe використовує вихідну частоту 900 МГц (найвищу), щоб SysPLL refclk можна було спільно використовувати з rx/tx refclk_link, який становить 150 МГц. |
| rx_cdr_refclk_link/tx_pll_refclk_link | Rx CDR і Tx PLL Link refclk, який встановлено на 150 МГц для підтримки всіх швидкостей передачі даних DisplayPort. |
| rx_ls_clkout/tx є clkout | Швидкість з’єднання DisplayPort Clock to core DisplayPort IP. Частота, еквівалентна швидкості передачі даних, поділена на ширину паралельних даних. Exampле: Частота = швидкість передачі даних/ширина даних = 8.1 ГБ (HBR3) / 40 біт = 202.5 МГц |
2.3. Симуляційний тестовий стенд
Симуляційний тестовий стенд імітує послідовний шлейф DisplayPort TX до RX.
Малюнок 8. Блок-схема тестового стенду моделювання в симплексному режимі DisplayPort Intel FPGA IP
Таблиця 5. Компоненти випробувального стенду
| компонент | опис |
| Генератор шаблонів відео | Цей генератор створює шаблони кольорових смуг, які ви можете налаштувати. Ви можете налаштувати синхронізацію формату відео. |
| Контроль випробувального стенду | Цей блок керує тестовою послідовністю моделювання та генерує необхідні стимулюючі сигнали для ядра TX. Блок керування тестовим стендом також зчитує значення CRC як з джерела, так і з приймача, щоб провести порівняння. |
| RX Link Speed Clock Frequency Checker | Ця перевірка перевіряє, чи відповідає відновлена тактова частота трансивера RX бажаній швидкості передачі даних. |
| TX Link Speed Clock Frequency Checker | Ця перевірка перевіряє, чи відповідає відновлена тактова частота трансивера TX бажаній швидкості передачі даних. |
Симуляційний тестовий стенд виконує такі перевірки:
Таблиця 6. Тестовий стенд
| Критерії тестування | Перевірка |
| • Навчання зв'язку зі швидкістю передачі даних HBR3 • Прочитайте регістри DPCD, щоб перевірити, чи DP Status встановлює та вимірює частоту як TX, так і RX Link Speed. |
Інтегрований засіб перевірки частоти для вимірювання вихідної частоти тактової частоти швидкості з’єднання від трансиверів TX і RX. |
| • Запустіть шаблон відео від TX до RX. • Перевірте CRC для джерела та приймача, щоб перевірити, чи вони збігаються |
• Підключає генератор відеошаблонів до джерела DisplayPort для створення відеошаблону. • Далі керування Testbench зчитує CRC джерела та приймача з регістрів DPTX і DPRX і порівнює, щоб переконатися, що значення CRC ідентичні. Примітка: Щоб забезпечити обчислення CRC, необхідно ввімкнути параметр автоматизації тестування підтримки CTS. |
Історія версій документа для DisplayPort Intel
Agilex F-tile FPGA IP Design Example Посібник користувача
| Версія документа | Версія Intel Quartus Prime | Версія IP | Зміни |
| 2021.12.13 | 21.4 | 21.0.0 | Початковий випуск. |
Корпорація Intel. Всі права захищені. Intel, логотип Intel та інші знаки Intel є товарними знаками корпорації Intel або її дочірніх компаній. Intel гарантує роботу своїх FPGA та напівпровідникових продуктів відповідно до поточних специфікацій відповідно до стандартної гарантії Intel, але залишає за собою право вносити зміни в будь-які продукти та послуги в будь-який час без попередження. Корпорація Intel не бере на себе жодної відповідальності чи зобов’язань, що виникають у зв’язку із застосуванням або використанням будь-якої інформації, продукту чи послуги, описаних у цьому документі, за винятком випадків, чітко наданих корпорацією Intel у письмовій формі. Клієнтам Intel рекомендується отримати останню версію специфікацій пристрою, перш ніж покладатися на будь-яку опубліковану інформацію та перед тим, як розміщувати замовлення на продукти чи послуги.
*Інші назви та бренди можуть бути власністю інших осіб.
ISO 9001: 2015 Зареєстровано
Онлайн-версія
Надіслати відгук
УГ-20347
ID: 709308
Версія: 2021.12.13
Документи / Ресурси
 |
intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdfПосібник користувача DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP Design, UG-20347, 709308 |
