DisplayPort Agilex F-Tile FPGA IP Design Halample
Gabay sa Gumagamit
Na-update para sa Intel® Quartus® Prime Design Suite: 21.4
Bersyon ng IP: 21.0.0

DisplayPort Intel FPGA IP Design Halampang Gabay sa Mabilis na Pagsisimula

Ang DisplayPort Intel® FPGA IP na disenyo halamples para sa mga Intel Agilex™ F-tile device ay nagtatampok ng simulating testbench at isang hardware na disenyo na sumusuporta sa compilation at hardware testing.
Ang DisplayPort Intel FPGA IP ay nag-aalok ng sumusunod na disenyo halamples:

• DisplayPort SST parallel loopback na walang Pixel Clock Recovery (PCR) module sa static na rate

Kapag bumuo ka ng isang disenyo halampAt, ang parameter editor ay awtomatikong lumilikha ng files kinakailangan upang gayahin, i-compile, at subukan ang disenyo sa hardware.
Tandaan: Sinusuportahan lamang ng bersyon ng software ng Intel Quartus® Prime 21.4 ang Preliminary Design Halample para sa Simulation, Synthesis, Compilation, at Timing analysis na layunin. Hindi ganap na na-verify ang functionality ng hardware.
Larawan 1. Pag-unlad Stages

Kaugnay na Impormasyon

• DisplayPort Intel FPGA IP User Guide
• Lumipat sa Intel Quartus Prime Pro Edition

1.1. Istruktura ng Direktoryo
Figure 2. Istruktura ng Direktoryo

Talahanayan 1. Disenyo Halample Mga Bahagi

Mga folder	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((Blok ng gusali ng DP PMA UX)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((Blok ng gusali ng DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Mga Kinakailangan sa Hardware at Software
Ginagamit ng Intel ang sumusunod na hardware at software upang subukan ang disenyo halample:
Hardware

• Intel Agilex I-Series Development Kit

Software

• Intel Quartus Prime
• Synopsys* VCL Simulator

1.3. Pagbuo ng Disenyo
Gamitin ang DisplayPort Intel FPGA IP parameter editor sa Intel Quartus Prime software para buuin ang disenyo halample.
Figure 3. Pagbuo ng Daloy ng Disenyo

1. Piliin ang Tools ➤ IP Catalog, at piliin ang Intel Agilex F-tile bilang pamilya ng target na device.
   Tandaan: Ang disenyo halampSinusuportahan lang ni le ang mga Intel Agilex F-tile na device.
2. Sa IP Catalog, hanapin at i-double click ang DisplayPort Intel FPGA IP. Lumilitaw ang window ng Bagong Variation ng IP.
3. Tumukoy ng pangalan sa pinakamataas na antas para sa iyong custom na variation ng IP. Sine-save ng editor ng parameter ang mga setting ng variation ng IP sa a file pinangalanan .ip.
4. Maaari kang pumili ng partikular na Intel Agilex F-tile na device sa Device field, o panatilihin ang default na Intel Quartus Prime software device na seleksyon.
5. I-click ang OK. Lumilitaw ang editor ng parameter.
6. I-configure ang nais na mga parameter para sa parehong TX at RX
7. Sa Disenyo Halampsa tab, piliin ang DisplayPort SST Parallel Loopback Without PCR.
8. Piliin ang Simulation para buuin ang testbench, at piliin ang Synthesis para buuin ang hardware design halample. Dapat kang pumili ng hindi bababa sa isa sa mga opsyong ito upang mabuo ang disenyo halample files. Kung pipiliin mo pareho, mas mahaba ang oras ng henerasyon.
9. I-click ang Bumuo ng Halample Disenyo.

1.4. Pagtulad sa Disenyo
Ang DisplayPort Intel FPGA IP na disenyo halampGinagaya ng le testbench ang isang serial loopback na disenyo mula sa isang TX instance hanggang sa isang RX instance. Ang isang panloob na video pattern generator module ay nagtutulak sa DisplayPort TX instance at ang RX instance na video output ay kumokonekta sa CRC checkers sa testbench.
Larawan 4. Daloy ng Simulation ng Disenyo

1. Pumunta sa Synopsys simulator folder at piliin ang VCS.
2. Patakbuhin ang simulation script.
   Pinagmulan vcs_sim.sh
3. Ang script ay gumaganap ng Quartus TLG, kino-compile at patakbuhin ang testbench sa simulator.
4. Pag-aralan ang resulta.
   Nagtatapos ang matagumpay na simulation sa paghahambing ng Source at Sink SRC.

1.5. Pag-compile at Pagtulad sa Disenyo
Larawan 5. Pag-compile at Pagtulad sa Disenyo

Upang mag-compile at magpatakbo ng isang demonstration test sa hardware halampang disenyo, sundin ang mga hakbang na ito:

1. Tiyaking hardware halampKumpleto na ang pagbuo ng disenyo.
2. Ilunsad ang software ng Intel Quartus Prime Pro Edition at buksan /quartus/agi_dp_demo.qpf.
3. I-click ang Processing ➤ Simulan ang Compilation.
4. Maghintay hanggang makumpleto ang Compilation.

Tandaan: Ang disenyo examphindi gumagana ang pagbe-verify ng Paunang Disenyo Halampsa hardware sa Quartus release na ito.
Kaugnay na Impormasyon
Gabay sa Gumagamit ng Intel Agilex I-Series FPGA Development Kit

1.6. DisplayPort Intel FPGA IP Design Halample Mga Parameter
Talahanayan 2. DisplayPort Intel FPGA IP Design HalampMga Parameter para sa Intel Agilex F-tile Device

Parameter	Halaga	Paglalarawan
Magagamit na Disenyo Halample
Piliin ang Disenyo	• Wala • DisplayPort SST Parallel Loopback nang walang PCR	Piliin ang disenyo halample na mabubuo. • Wala: Walang disenyo halample ay magagamit para sa kasalukuyang pagpili ng parameter • DisplayPort SST Parallel Loopback na walang PCR: Ang disenyo na ito halampNagpapakita ang le ng parallel loopback mula sa DisplayPort sink hanggang sa pinagmulan ng DisplayPort nang walang Pixel Clock Recovery (PCR) module kapag na-on mo ang parameter na Enable Video Input Image Port.
Disenyo Halample Files
Simulation	Sa, off	I-on ang opsyong ito para mabuo ang kinakailangan files para sa simulation testbench.
Synthesis	Sa, off	I-on ang opsyong ito para mabuo ang kinakailangan filepara sa compilation ng Intel Quartus Prime at disenyo ng hardware.
Binuo na HDL na Format
Bumuo File Format	Verilog, VHDL	Piliin ang gusto mong format ng HDL para sa nabuong disenyo halample fileitakda. Tandaan: Tinutukoy lamang ng opsyong ito ang format para sa nabuong pinakamataas na antas ng IP files. Lahat ng iba pa files (halample testbenches at pinakamataas na antas files para sa hardware demonstration) ay nasa Verilog HDL na format.
Target Development Kit
Piliin ang Lupon	• Walang Development Kit • Intel Agilex I-Series Development Kit	Piliin ang board para sa naka-target na disenyo halample. • Walang Development Kit: Ang opsyong ito ay hindi kasama ang lahat ng aspeto ng hardware para sa disenyo halample. Itinatakda ng IP core ang lahat ng mga pagtatalaga ng pin sa mga virtual na pin. • Intel Agilex I-Series FPGA Development Kit: Awtomatikong pinipili ng opsyong ito ang target na device ng proyekto upang tumugma sa device sa development kit na ito. Maaari mong baguhin ang target na device gamit ang parameter na Baguhin ang Target na Device kung may ibang variant ng device ang iyong board revision. Itinatakda ng IP core ang lahat ng pin assignment ayon sa development kit. Tandaan: Paunang Disenyo HalampAng le ay hindi gumaganang na-verify sa hardware sa Quartus release na ito. • Custom Development Kit: Ang opsyong ito ay nagbibigay-daan sa disenyo halampupang masuri sa isang third-party na development kit na may Intel FPGA. Maaaring kailanganin mong itakda ang mga pagtatalaga ng pin nang mag-isa.
	Target na Device
Baguhin ang Target na Device	Sa, off	I-on ang opsyong ito at piliin ang gustong variant ng device para sa development kit.

Parallel Loopback Design Halamples

Ang DisplayPort Intel FPGA IP na disenyo halampIpinapakita ng mga ito ang parallel loopback mula sa DisplayPort RX instance hanggang DisplayPort TX instance nang walang Pixel Clock Recovery (PCR) module sa static na rate.
Talahanayan 3. DisplayPort Intel FPGA IP Design Halample para sa Intel Agilex F-tile Device

Disenyo Halample	Pagtatalaga	Rate ng Data	Channel Mode	Uri ng Loopback
DisplayPort SST parallel loopback na walang PCR	DisplayPort SST	HBR3	Simplex	Parallel nang walang PCR

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Features
Ang SST parallel loopback na disenyo halampIpinapakita ng mga ito ang pagpapadala ng isang video stream mula sa DisplayPort sink patungo sa pinagmulan ng DisplayPort nang walang Pixel Clock Recovery (PCR) sa static na rate.

Larawan 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback na walang PCR

• Sa variant na ito, naka-on ang parameter ng source ng DisplayPort, TX_SUPPORT_IM_ENABLE, at ginagamit ang interface ng video image.
• Ang DisplayPort sink ay tumatanggap ng video at o audio streaming mula sa panlabas na pinagmumulan ng video gaya ng GPU at i-decode ito sa parallel na interface ng video.
• Ang DisplayPort sink video output ay direktang nagtutulak sa DisplayPort source video interface at nag-e-encode sa DisplayPort main link bago ipadala sa monitor.
• Ang IOPLL ay nag-mamaneho sa DisplayPort sink at source na mga orasan ng video sa isang nakapirming frequency.
• Kung ang DisplayPort sink at ang MAX_LINK_RATE na parameter ng source ay na-configure sa HBR3 at ang PIXELS_PER_CLOCK ay naka-configure sa Quad, ang video clock ay tumatakbo sa 300 MHz upang suportahan ang 8Kp30 pixel rate (1188/4 = 297 MHz).

2.2. Clocking Scheme
Inilalarawan ng clocking scheme ang mga domain ng orasan sa DisplayPort Intel FPGA IP design example.
Figure 7. Intel Agilex F-tile DisplayPort Transceiver clocking scheme

Talahanayan 4. Mga Signal ng Clocking Scheme

Relo sa diagram	Paglalarawan
SysPLL refclk	F-tile System PLL reference clock na maaaring maging anumang dalas ng orasan na nahahati ng System PLL para sa dalas ng output na iyon. Sa ganitong disenyo halample, system_pll_clk_link at rx/tx refclk_link ay nagbabahagi ng parehong SysPLL refclk na 150Mhz. Ito ay dapat na isang libreng tumatakbong orasan na konektado mula sa isang nakalaang transceiver reference clock pin sa input clock port ng Reference at System PLL Clocks IP, bago ikonekta ang kaukulang output port sa DisplayPort Phy Top.
system_pll_clk_link	Ang pinakamababang dalas ng output ng System PLL upang suportahan ang lahat ng rate ng DisplayPort ay 320Mhz. Itong design exampGumagamit si le ng 900 Mhz (pinakamataas) na dalas ng output upang ang SysPLL refclk ay maibahagi sa rx/tx refclk_link na 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR at Tx PLL Link refclk na naayos sa 150 Mhz upang suportahan ang lahat ng rate ng data ng DisplayPort.
rx_ls_clkout/tx Ay clkout	DisplayPort Link Speed ​​Clock sa orasan DisplayPort IP core. Ang dalas na katumbas ng Data Rate ay hinati ayon sa parallel na lapad ng data. Example: Dalas = rate ng data/lapad ng data = 8.1G (HBR3) / 40bits = 202.5 Mhz

2.3. Simulation Testbench
Ginagaya ng simulation testbench ang DisplayPort TX serial loopback sa RX.
Figure 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram

Talahanayan 5. Mga Bahagi ng Testbench

Component	Paglalarawan
Tagabuo ng Pattern ng Video	Ang generator na ito ay gumagawa ng mga pattern ng color bar na maaari mong i-configure. Maaari mong i-parameter ang timing ng format ng video.
Testbench Control	Kinokontrol ng block na ito ang test sequence ng simulation at bumubuo ng mga kinakailangang stimulus signal sa TX core. Binabasa din ng testbench control block ang halaga ng CRC mula sa pinagmulan at lababo upang makagawa ng mga paghahambing.
Tagasuri ng Dalas ng Dalas ng Orasan ng Link ng RX Link	Ang checker na ito ay nagve-verify kung ang RX transceiver na nabawi ang dalas ng orasan ay tumutugma sa nais na rate ng data.
TX Link Speed ​​Clock Frequency Checker	Ang checker na ito ay nagbe-verify kung ang TX transceiver na nabawi ang dalas ng orasan ay tumutugma sa nais na rate ng data.

Ginagawa ng simulation testbench ang mga sumusunod na pag-verify:
Talahanayan 6. Testbench Verifications

Pamantayan sa Pagsusulit	Pagpapatunay
• Link Training sa Data Rate HBR3 • Basahin ang mga rehistro ng DPCD upang tingnan kung ang DP Status ay nagtatakda at sumusukat sa dalas ng TX at RX Link Speed.	Pinagsasama ang Frequency Checker upang sukatin ang frequency output ng Link Speed ​​clock mula sa TX at RX transceiver.
• Patakbuhin ang pattern ng video mula TX hanggang RX. • I-verify ang CRC para sa parehong pinagmulan at lababo upang tingnan kung magkatugma ang mga ito	• Ikinokonekta ang generator ng pattern ng video sa Pinagmulan ng DisplayPort upang mabuo ang pattern ng video. • Susunod na binabasa ng kontrol ng Testbench ang Source at Sink CRC mula sa mga rehistro ng DPTX at DPRX at naghahambing upang matiyak na magkapareho ang mga halaga ng CRC. Tandaan: Upang matiyak na kalkulahin ang CRC, dapat mong paganahin ang Suporta sa CTS test automation parameter.

Kasaysayan ng Pagbabago ng Dokumento para sa DisplayPort Intel

Agilex F-tile FPGA IP Design Halample Gabay sa Gumagamit

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
2021.12.13	21.4	21.0.0	Paunang paglabas.

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo.
*Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.
ISO 9001: 2015 Nakarehistro

Online na Bersyon
Magpadala ng Feedback
UG-20347
ID: 709308
Bersyon: 2021.12.13

Mga Dokumento / Mga Mapagkukunan

intel DisplayPort Agilex F-Tile FPGA IP Design Halample [pdf] Gabay sa Gumagamit DisplayPort Agilex F-Tile FPGA IP Design Halample, DisplayPort Agilex, F-Tile FPGA IP Design Halample, F-Tile FPGA IP Design, FPGA IP Design Halample, IP Design Halample, IP Design, UG-20347, 709308

Mga sanggunian

• User Manual