DisplayPort Agilex F-Te FPGA IP Design Example
Användarhandbok
Uppdaterad för Intel® Quartus® Prime Design Suite: 21.4
IP-version: 21.0.0
DisplayPort Intel FPGA IP Design Example Snabbstartguide
DisplayPort Intel® FPGA IP-design examples för Intel Agilex™ F-tile-enheter har en simulerande testbänk och en hårdvarudesign som stöder kompilering och hårdvarutestning.
DisplayPort Intel FPGA IP erbjuder följande design examples:
- DisplayPort SST parallell loopback utan en Pixel Clock Recovery (PCR)-modul vid statisk hastighet
När du genererar en design example, skapar parameterredigeraren automatiskt fileär nödvändigt för att simulera, kompilera och testa designen i hårdvara.
Notera: Programvaruversionen av Intel Quartus® Prime 21.4 stöder endast Preliminary Design Example för simulering, syntes, kompilering och tidsanalys. Hårdvarufunktionaliteten är inte helt verifierad.
Figur 1. Utveckling Stages
Relaterad information
- DisplayPort Intel FPGA IP Användarhandbok
- Migrerar till Intel Quartus Prime Pro Edition
1.1. Katalogstruktur
Figur 2. Katalogstruktur
Tabell 1. Design Example Komponenter
| Mappar | Files |
| rtl/kärna | dp_core.ip |
| dp_rx.ip | |
| dp_tx.ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX byggsten) |
| dp_rx_data_fifo.ip | |
| rx_top_phy.sv | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX byggsten) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Krav på hårdvara och mjukvara
Intel använder följande hårdvara och mjukvara för att testa designen, exampde:
Hårdvara
- Intel Agilex I-Series Development Kit
Programvara
- Intel Quartus Prime
- Synopsys* VCL Simulator
1.3. Skapar designen
Använd DisplayPort Intel FPGA IP-parameterredigeraren i Intel Quartus Prime-programvaran för att generera designen example.
Figur 3. Generera designflödet
- Välj Verktyg ➤ IP Catalog och välj Intel Agilex F-tile som målenhetsfamilj.
Obs: Designen example stöder endast Intel Agilex F-tile-enheter. - Leta upp och dubbelklicka på DisplayPort Intel FPGA IP i IP-katalogen. Fönstret Ny IP-variation visas.
- Ange ett toppnivånamn för din anpassade IP-variant. Parametereditorn sparar IP-variationsinställningarna i en file som heter .ip.
- Du kan välja en specifik Intel Agilex F-tile-enhet i fältet Enhet eller behålla standardvalet för Intel Quartus Prime-programvaruenhet.
- Klicka på OK. Parametereditorn visas.
- Konfigurera önskade parametrar för både TX och RX
- På Design Examppå fliken, välj DisplayPort SST Parallell Loopback Without PCR.
- Välj Simulering för att generera testbänken och välj Syntes för att generera hårdvarudesignen example. Du måste välja minst ett av dessa alternativ för att generera designen example files. Om du väljer båda är genereringstiden längre.
- Klicka på Generera example Design.
1.4. Simulering av designen
DisplayPort Intel FPGA IP-design example testbench simulerar en seriell loopback-design från en TX-instans till en RX-instans. En intern videomönstergeneratormodul driver DisplayPort TX-instansen och RX-instansens videoutgång ansluter till CRC-pjäser i testbänken.
Figur 4. Designsimuleringsflöde
- Gå till mappen Synopsys simulator och välj VCS.
- Kör simuleringsskript.
Källa vcs_sim.sh - Skriptet utför Quartus TLG, kompilerar och kör testbänken i simulatorn.
- Analysera resultatet.
En framgångsrik simulering slutar med en jämförelse av Source och Sink SRC.
1.5. Sammanställning och simulering av designen
Figur 5. Sammanställning och simulering av designen
För att kompilera och köra ett demonstrationstest på hårdvaran exampför design, följ dessa steg:
- Se till att hårdvara exampdesigngenerationen är klar.
- Starta programvaran Intel Quartus Prime Pro Edition och öppna /quartus/agi_dp_demo.qpf.
- Klicka på Bearbetar ➤ Starta kompilering.
- Vänta tills kompileringen är klar.
Notera: Designen example verifierar inte funktionellt Preliminär Design Example om hårdvara i denna Quartus-version.
Relaterad information
Användarhandbok för Intel Agilex I-Series FPGA Development Kit
1.6. DisplayPort Intel FPGA IP Design Example Parametrar
Tabell 2. DisplayPort Intel FPGA IP Design Example Parametrar för Intel Agilex F-tile-enhet
| Parameter | Värde | Beskrivning |
| Tillgänglig Design Example | ||
| Välj Design | • Ingen • DisplayPort SST Parallell Loopback utan PCR |
Välj design example som ska genereras. • Ingen: Ingen design example är tillgänglig för det aktuella parametervalet • DisplayPort SST Parallell Loopback utan PCR: Denna design exampDen visar parallell loopback från DisplayPort-sänkning till DisplayPort-källa utan en Pixel Clock Recovery-modul (PCR) när du aktiverar parametern Enable Video Input Image Port. |
| Design Example Files | ||
| Simulering | På, av | Aktivera det här alternativet för att generera det nödvändiga files för simuleringstestbänken. |
| Syntes | På, av | Aktivera det här alternativet för att generera det nödvändiga files för Intel Quartus Prime-kompilering och hårdvarudesign. |
| Genererat HDL-format | ||
| Generera File Formatera | Verilog, VHDL | Välj ditt föredragna HDL-format för den genererade designen, example fileuppsättning. Notera: Det här alternativet bestämmer endast formatet för den genererade IP-adressen på toppnivån files. Allt annat files (t.example testbänkar och toppnivå files för hårdvarudemonstration) är i Verilog HDL-format. |
| Target Development Kit | ||
| Välj styrelse | • Inget utvecklingspaket • Intel Agilex I-Series Utvecklingssats |
Välj tavlan för den riktade designen example. • Inget utvecklingspaket: Det här alternativet utesluter alla hårdvaruaspekter för designen, example. IP-kärnan ställer in alla stifttilldelningar till virtuella stift. • Intel Agilex I-Series FPGA Development Kit: Det här alternativet väljer automatiskt projektets målenhet för att matcha enheten på detta utvecklingspaket. Du kan ändra målenheten med parametern Change Target Device om din kortrevision har en annan enhetsvariant. IP-kärnan ställer in alla pintilldelningar enligt utvecklingssatsen. Notera: Preliminär design Example är inte funktionellt verifierad på hårdvara i denna Quartus-version. • Custom Development Kit: Detta alternativ tillåter design example som ska testas på ett utvecklingskit från tredje part med en Intel FPGA. Du kan behöva ställa in pintilldelningarna på egen hand. |
| Målenhet | ||
| Byt målenhet | På, av | Aktivera det här alternativet och välj önskad enhetsvariant för utvecklingssatsen. |
Parallell Loopback Design Examples
DisplayPort Intel FPGA IP-design examples visar parallell loopback från DisplayPort RX-instans till DisplayPort TX-instans utan en Pixel Clock Recovery (PCR)-modul vid statisk hastighet.
Tabell 3. DisplayPort Intel FPGA IP Design Example för Intel Agilex F-tile Device
| Design Example | Beteckning | Datahastighet | Kanalläge | Loopback typ |
| DisplayPort SST parallell loopback utan PCR | DisplayPort SST | HBR3 | Simplex | Parallell utan PCR |
2.1. Intel Agilex F-tile DisplayPort SST Parallell Loopback Designfunktioner
SST parallell loopback design examples visar överföringen av en enda videoström från DisplayPort-sänket till DisplayPort-källan utan Pixel Clock Recovery (PCR) med statisk hastighet.
Figur 6. Intel Agilex F-tile DisplayPort SST Parallell Loopback utan PCR
- I denna variant är DisplayPort-källans parameter, TX_SUPPORT_IM_ENABLE, påslagen och videobildsgränssnittet används.
- DisplayPort-disken tar emot video- och/eller ljudströmning från extern videokälla som GPU och avkodar den till ett parallellt videogränssnitt.
- DisplayPort-sänkvideoutgången driver DisplayPort-källvideogränssnittet direkt och kodar till DisplayPort-huvudlänken innan den överförs till monitorn.
- IOPLL driver både DisplayPort-sink och källvideoklockor med en fast frekvens.
- Om DisplayPort-sänkan och källans MAX_LINK_RATE-parameter är konfigurerad till HBR3 och PIXELS_PER_CLOCK är konfigurerad till Quad, körs videoklockan på 300 MHz för att stödja 8Kp30 pixelhastighet (1188/4 = 297 MHz).
2.2. Klockning Schema
Klockningsschemat illustrerar klockdomänerna i DisplayPort Intel FPGA IP-design example.
Figur 7. Intel Agilex F-tile DisplayPort Transceiver klockningsschema
Tabell 4. Klockschemasignaler
| Klocka i diagrammet | Beskrivning |
| SysPLL refclk | F-tile System PLL referensklocka som kan vara vilken klockfrekvens som helst som är delbar med System PLL för den utgångsfrekvensen. I denna design example, system_pll_clk_link och rx/tx refclk_link delar samma SysPLL refclk som är 150Mhz. Det måste vara en frigående klocka som är ansluten från en dedikerad sändarklockans referensstift till ingångsklockporten på referens- och system PLL Clocks IP, innan du ansluter motsvarande utgångsport till DisplayPort Phy Top. |
| system_pll_clk_link | Minsta System PLL-utgångsfrekvens för att stödja alla DisplayPort-hastigheter är 320Mhz. Denna design example använder 900 Mhz (högsta) utgångsfrekvens så att SysPLL refclk kan delas med rx/tx refclk_link som är 150 Mhz. |
| rx_cdr_refclk_link/tx_pll_refclk_link | Rx CDR och Tx PLL Link refclk som fixerade till 150 Mhz för att stödja alla DisplayPort-datahastigheter. |
| rx_ls_clkout/tx Är clkout | DisplayPort Link Speed Clock för att klocka DisplayPort IP-kärna. Frekvens motsvarande Data Rate dividera med parallell databredd. Exampde: Frekvens = datahastighet/databredd = 8.1 G (HBR3) / 40 bitar = 202.5 Mhz |
2.3. Simuleringstestbänk
Simuleringstestbänken simulerar DisplayPort TX seriell loopback till RX.
Figur 8. DisplayPort Intel FPGA IP Simplex Mode Simulering Testbänk blockdiagram
Tabell 5. Testbänkskomponenter
| Komponent | Beskrivning |
| Videomönstergenerator | Denna generator producerar färgfältsmönster som du kan konfigurera. Du kan parametrisera videoformatets timing. |
| Testbänkskontroll | Detta block styr testsekvensen för simuleringen och genererar de nödvändiga stimulussignalerna till TX-kärnan. Testbänkens kontrollblock läser också CRC-värdet från både källan och sänkan för att göra jämförelser. |
| RX Link Speed Clock Frequency Checker | Denna kontrollör verifierar om RX-sändtagarens återvunna klockfrekvens matchar den önskade datahastigheten. |
| TX Link Speed Clock Frequency Checker | Denna kontrollör verifierar om TX-sändtagarens återvunna klockfrekvens matchar den önskade datahastigheten. |
Simuleringstestbänken gör följande verifieringar:
Tabell 6. Testbänksverifieringar
| Testkriterier | Kontroll |
| • Link Training at Data Rate HBR3 • Läs DPCD-registren för att kontrollera om DP-statusen ställer in och mäter både TX- och RX-länkhastighetsfrekvens. |
Integrerar Frequency Checker för att mäta Link Speed-klockans frekvensutgång från TX- och RX-transceivern. |
| • Kör videomönster från TX till RX. • Verifiera CRC för både källa och sänka för att kontrollera om de matchar |
• Ansluter videomönstergeneratorn till DisplayPort-källan för att generera videomönstret. • Testbänkskontroll läser sedan ut både Source- och Sink-CRC från DPTX- och DPRX-register och jämför för att säkerställa att båda CRC-värdena är identiska. Notera: För att säkerställa att CRC beräknas måste du aktivera parametern Support CTS testautomation. |
Dokumentversionshistorik för DisplayPort Intel
Agilex F-tile FPGA IP Design Example Användarhandbok
| Dokumentversion | Intel Quartus Prime-version | IP-version | Ändringar |
| 2021.12.13 | 21.4 | 21.0.0 | Initial release. |
Intel Corporation. Alla rättigheter förbehållna. Intel, Intels logotyp och andra Intel-märken är varumärken som tillhör Intel Corporation eller dess dotterbolag. Intel garanterar prestanda för sina FPGA- och halvledarprodukter enligt gällande specifikationer i enlighet med Intels standardgaranti, men förbehåller sig rätten att göra ändringar av alla produkter och tjänster när som helst utan föregående meddelande. Intel tar inget ansvar eller ansvar som uppstår till följd av applikationen eller användningen av någon information, produkt eller tjänst som beskrivs här, förutom vad som uttryckligen har godkänts skriftligen av Intel. Intel-kunder rekommenderas att skaffa den senaste versionen av enhetsspecifikationerna innan de förlitar sig på publicerad information och innan de beställer produkter eller tjänster.
*Andra namn och varumärken kan göras anspråk på att vara andras egendom.
ISO 9001: 2015 Registrerad
Online Version
Skicka feedback
UG-20347
ID: 709308
Version: 2021.12.13
Dokument/resurser
 |
intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] Användarhandbok DisplayPort Agilex F-Te FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Te FPGA IP Design, FPGA IP Design Example, IP Design Example, IP Design, UG-20347, 709308 |
