intel لوگوDisplayPort Agilex F-Tile FPGA IP ڊيزائن Example
استعمال ڪندڙ ھدايت
Intel® Quartus® Prime Design Suite لاءِ اپڊيٽ ڪيو ويو: 21.4
IP ورزن: 21.0.0

مواد لڪائڻ
1 DisplayPort Intel FPGA IP ڊيزائن Exampجلد شروع ڪرڻ جي گائيڊ
2 متوازي لوپ بڪ ڊيزائن Examples
3 DisplayPort Intel لاءِ دستاويز جي نظرثاني جي تاريخ
4 دستاويز / وسيلا
4.1 حوالو
5 لاڳاپيل پوسٽون

DisplayPort Intel FPGA IP ڊيزائن Exampجلد شروع ڪرڻ جي گائيڊ

DisplayPort Intel® FPGA IP ڊيزائن examples for Intel Agilex™ F-ٽائل ڊوائيسز هڪ سموليٽنگ ٽيسٽ بينچ ۽ هڪ هارڊويئر ڊيزائن جي خاصيت آهي جيڪا تاليف ۽ هارڊويئر ٽيسٽنگ کي سپورٽ ڪري ٿي.
DisplayPort Intel FPGA IP پيش ڪري ٿو هيٺ ڏنل ڊيزائن اڳوڻيamples:

  • DisplayPort SST متوازي لوپ بيڪ بغير Pixel Clock Recovery (PCR) ماڊل جي مستحڪم شرح تي

جڏهن توهان هڪ ڊزائن ٺاهي رهيا آهيو example، پيٽرولر ايڊيٽر پاڻمرادو ٺاهي ٿو fileهارڊويئر ۾ ڊيزائن کي تخليق ڪرڻ، مرتب ڪرڻ ۽ جانچڻ لاءِ ضروري آهي.
نوٽ: Intel Quartus® Prime 21.4 سافٽ ويئر ورزن صرف سپورٽ ڪري ٿو ابتدائي ڊيزائن Example Simulation, Synthesis, Compilation, and Timeing analysis مقصدن لاءِ. هارڊويئر ڪارڪردگي مڪمل طور تي تصديق ٿيل نه آهي.
شڪل 1. ڊولپمينٽ ايسtages

Intel DisplayPort Agilex F ٽائل FPGA IP ڊيزائن Example - شڪل 1

لاڳاپيل معلومات

  • DisplayPort Intel FPGA IP يوزر گائيڊ
  • Intel Quartus Prime Pro Edition ڏانهن لڏپلاڻ

1.1. ڊاريڪٽري جي جوڙجڪ
شڪل 2. ڊائريڪٽري جي جوڙجڪ

Intel DisplayPort Agilex F ٽائل FPGA IP ڊيزائن Example - شڪل 2

ٽيبل 1. ڊيزائن Exampاجزاء

فولڊر Files
rtl/core dp_core.ip
dp_rx.ip
dp_tx.ip
rtl/rx_phy dp_gxb_rx/ ((DP PMA UX بلڊنگ بلاڪ)
dp_rx_data_fifo.ip
rx_top_phy.sv
rtl/tx_phy dp_gxb_rx/ ((DP PMA UX بلڊنگ بلاڪ)
dp_tx_data_fifo.ip
dp_tx_data_fifo.ip

1.2. هارڊويئر ۽ سافٽ ويئر گهرجون
Intel استعمال ڪري ٿو ھيٺ ڏنل هارڊويئر ۽ سافٽ ويئر ڊيزائن کي جانچڻ لاءِampاليزي:
هارڊويئر

  • Intel Agilex I-Series ڊولپمينٽ کٽ

سافٽ ويئر

  • Intel Quartus Prime
  • Synopsys * VCL سمائيٽر

1.3. ڊيزائن ٺاهڻ
استعمال ڪريو DisplayPort Intel FPGA IP پيٽرولر ايڊيٽر Intel Quartus Prime سافٽ ويئر ۾ ڊزائين تيار ڪرڻ لاءِampلي.
شڪل 3. ڊيزائن فلو پيدا ڪرڻ

Intel DisplayPort Agilex F ٽائل FPGA IP ڊيزائن Example - شڪل 3

  1. منتخب ڪريو اوزار ➤ IP Catalog، ۽ چونڊيو Intel Agilex F-tile جيئن ٽارگيٽ ڊيوائس فيملي.
    نوٽ: ڊيزائن اڳوڻيample صرف سپورٽ ڪري ٿو Intel Agilex F-tile ڊوائيسز.
  2. IP Catalog ۾، ڳوليو ۽ ڊبل ڪلڪ ڪريو DisplayPort Intel FPGA IP. نئين IP تبديلي ونڊو ظاهر ٿئي ٿي.
  3. توهان جي ڪسٽم IP تبديلين لاء هڪ اعلي سطحي نالو بيان ڪريو. پيٽرولر ايڊيٽر محفوظ ڪري ٿو IP مختلف سيٽنگون a file نالو .ip.
  4. توھان منتخب ڪري سگھو ٿا ھڪ مخصوص Intel Agilex F-ٽائل ڊيوائس ڊيوائس فيلڊ ۾، يا رکي سگھو ٿا ڊفالٽ Intel Quartus Prime سافٽ ويئر ڊيوائس جي چونڊ.
  5. OK تي ڪلڪ ڪريو. پراميٽر ايڊيٽر ظاهر ٿئي ٿو.
  6. TX ۽ RX ٻنهي لاء گهربل پيٽرولر ترتيب ڏيو
  7. ڊيزائن تي Exampلي ٽيب، چونڊيو DisplayPort SST Parallel Loopback بغير PCR.
  8. ٽيسٽ بينچ پيدا ڪرڻ لاءِ سموليشن کي چونڊيو، ۽ هارڊويئر ڊزائين تيار ڪرڻ لاءِ Synthesis چونڊيوampلي. توهان کي انهن اختيارن مان گهٽ ۾ گهٽ هڪ چونڊڻ گهرجي ڊزائن ٺاهڻ لاءِample fileايس. جيڪڏهن توهان ٻنهي کي چونڊيو، نسل جو وقت ڊگهو آهي.
  9. ڪلڪ Generate Exampلي ڊيزائن.

1.4. ٺاھ جوڙ ڪرڻ
DisplayPort Intel FPGA IP ڊيزائن اڳوڻيampلي ٽيسٽ بينچ هڪ سيريل لوپ بڪ ڊيزائن کي TX مثال کان هڪ RX مثال ڏانهن نقل ڪري ٿو. هڪ اندروني وڊيو نموني جنريٽر ماڊل ڊرائيو ڪري ٿو DisplayPort TX مثال ۽ RX مثال وڊيو آئوٽ ٽيسٽ بينچ ۾ CRC چيڪرز سان ڳنڍي ٿو.
شڪل 4. ڊيزائن سموليشن فلو

Intel DisplayPort Agilex F ٽائل FPGA IP ڊيزائن Example - شڪل 4

  1. وڃو Synopsys simulator فولڊر ۽ چونڊيو VCS.
  2. نقلي اسڪرپٽ هلايو.
    ذريعو vcs_sim.sh
  3. اسڪرپٽ Quartus TLG کي انجام ڏئي ٿو، سميلٽر ۾ ٽيسٽ بينچ کي گڏ ڪري ٿو ۽ هلائي ٿو.
  4. نتيجو تجزيو ڪريو.
    هڪ ڪامياب تخليق ماخذ ۽ سنڪ SRC جي مقابلي سان ختم ٿئي ٿي.Intel DisplayPort Agilex F ٽائل FPGA IP ڊيزائن Example - شڪل 5

1.5. ٺاھڻ ۽ ٺاھڻ جي جوڙجڪ
شڪل 5. ٺاھڻ ۽ ترتيب ڏيڻ

Intel DisplayPort Agilex F ٽائل FPGA IP ڊيزائن Example - شڪل 6

هارڊويئر تي هڪ مظاهري ٽيسٽ مرتب ڪرڻ ۽ هلائڻ لاءِ exampلي ڊيزائن، انهن قدمن تي عمل ڪريو:

  1. هارڊويئر کي يقيني بڻايوampلي ڊيزائن جي نسل مڪمل آهي.
  2. Intel Quartus Prime Pro Edition سافٽ ويئر لانچ ڪريو ۽ کوليو /quartus/agi_dp_demo.qpf.
  3. ڪلڪ ڪريو پروسيسنگ ➤ گڏ ڪرڻ شروع ڪريو.
  4. انتظار ڪريو تاليف مڪمل ٿيڻ تائين.

نوٽ: ڊزائن جو مثالample فعلي طور تي تصديق نٿو ڪري ابتدائي ڊيزائن Exampهن Quartus ڇڏڻ ۾ هارڊويئر تي.
لاڳاپيل معلومات
Intel Agilex I-Series FPGA ڊولپمينٽ کٽ يوزر گائيڊ

1.6. DisplayPort Intel FPGA IP ڊيزائن Exampپيرا ميٽرز
ٽيبل 2. DisplayPort Intel FPGA IP ڊيزائن ExampIntel Agilex F-ٽائل ڊيوائس لاءِ پيرا ميٽرز

پيرا ميٽر قدر وصف
دستياب ڊيزائن Example
منتخب ڪريو ڊيزائن • ٻيو ڪوبه ناهي
• DisplayPort SST متوازي
PCR کان سواء لوپ بيڪ		 منتخب ڪريو ڊيزائن exampپيدا ڪيو وڃي.
• ڪو به نه: ڪو به ڊزائين ناهيample موجوده پيٽرولر جي چونڊ لاءِ موجود آهي
• DisplayPort SST Parallel Loopback کان سواءِ PCR: هي ڊزائين Example ڏيکاري ٿو متوازي لوپ بڪ DisplayPort سنڪ کان DisplayPort ماخذ تائين Pixel Clock Recovery (PCR) ماڊيول کان سواءِ جڏهن توهان فعال ڪريو وڊيو انپٽ تصويري پورٽ پيراميٽر.
ڊيزائن Example Files
سمجهاڻي چالو بند ھن اختيار کي چالو ڪريو ضروري ٺاھيو fileسموليشن ٽيسٽ بينچ لاءِ.
سنٿاس چالو بند ھن اختيار کي چالو ڪريو ضروري ٺاھيو files Intel Quartus Prime تاليف ۽ هارڊويئر ڊيزائن لاءِ.
ٺاهيل HDL فارميٽ
پيدا ڪرڻ File فارميٽ ويريلوگ، وي ايڇ ڊي ايل تيار ڪيل ڊيزائن جي لاءِ پنھنجو پسنديده HDL فارميٽ چونڊيوample fileمقرر.
نوٽ: هي اختيار صرف ٺاهيل مٿين سطح جي IP جي فارميٽ کي طئي ڪري ٿو fileايس. ٻيا سڀ files (مثال طور مثالample testbenches ۽ اعلي سطح fileهارڊويئر جي نمائش لاءِ) ويريلوگ HDL فارميٽ ۾ آهن.
ھدف جي ترقي کٽ
بورڊ چونڊيو • ڪو به ڊولپمينٽ کٽ
• Intel Agilex I-Series
ڊولپمينٽ کٽ		 ھدف ٿيل ڊيزائن لاءِ بورڊ چونڊيوampلي.
• ڪو به ڊولپمينٽ کٽ: هي اختيار خارج ڪري ٿو سڀني هارڊويئر جا حصا ڊزائن لاءِ example. IP ڪور سڀني پن تفويض کي مجازي پنن تي سيٽ ڪري ٿو.
• Intel Agilex I-Series FPGA ڊولپمينٽ کٽ: ھي اختيار پاڻمرادو پراجيڪٽ جي ٽارگيٽ ڊيوائس کي چونڊيندو آھي ھن ڊولپمينٽ کٽ تي ڊيوائس سان ملائڻ لاءِ. توھان ھدف واري ڊيوائس کي استعمال ڪندي تبديل ڪري سگھو ٿا ٽارگيٽ ڊيوائس پيٽرول تبديل ڪريو جيڪڏھن توھان جي بورڊ جي نظرثاني ۾ مختلف ڊيوائس ويرينٽ آھي. IP ڪور ترقي کٽ جي مطابق سڀني پن تفويض کي سيٽ ڪري ٿو.
نوٽ: ابتدائي ڊيزائن Example هن Quartus ڇڏڻ ۾ هارڊويئر تي فعلي طور تي تصديق ٿيل نه آهي.
• ڪسٽم ڊولپمينٽ کٽ: هي اختيار اجازت ڏئي ٿو ڊيزائن جي exampانٽيل FPGA سان ٽئين پارٽي ڊولپمينٽ کٽ تي آزمايو وڃي. توهان کي شايد پن جي اسائنمنٽس کي پنهنجو پاڻ تي سيٽ ڪرڻ جي ضرورت پوندي.
ٽارگيٽ ڊوائيس
ٽارگيٽ ڊوائيس تبديل ڪريو چالو بند ھن آپشن کي چالو ڪريو ۽ ڊولپمينٽ کٽ لاءِ ترجيحي ڊيوائس قسم چونڊيو.

متوازي لوپ بڪ ڊيزائن Examples

DisplayPort Intel FPGA IP ڊيزائن اڳوڻيamples متوازي لوپ بڪ ڏيکاري ٿو DisplayPort RX مثال کان DisplayPort TX مثال کان بغير Pixel Clock Recovery (PCR) ماڊل جي جامد شرح تي.
ٽيبل 3. DisplayPort Intel FPGA IP ڊيزائن ExampLe Intel Agilex F-ٽائل ڊيوائس لاءِ

ڊيزائن Example عهدو ڊيٽا جي شرح چينل موڊ لوپ بيڪ جو قسم
DisplayPort SST متوازي لوپ بڪ بغير PCR ڊسپلي پورٽ SST ايڇ بي آر 3 سمپلڪس PCR کان سواء متوازي

2.1. Intel Agilex F-Tile DisplayPort SST متوازي لوپ بڪ ڊيزائن جون خاصيتون
SST متوازي لوپ بڪ ڊيزائن اڳوڻيamples هڪ واحد وڊيو اسٽريم جي ٽرانسميشن کي ڏيکاري ٿو DisplayPort سنڪ کان DisplayPort ماخذ تائين Pixel Clock Recovery (PCR) بغير جامد شرح تي.

شڪل 6. Intel Agilex F-Tile DisplayPort SST Parallel Loopback بغير PCR

Intel DisplayPort Agilex F ٽائل FPGA IP ڊيزائن Example - شڪل 7

  • ھن قسم ۾، DisplayPort ماخذ جو پيٽرولر، TX_SUPPORT_IM_ENABLE، چالو آھي ۽ وڊيو تصويري انٽرفيس استعمال ڪيو ويندو آھي.
  • DisplayPort سنڪ خارجي وڊيو ماخذ جهڙوڪ GPU کان وڊيو ۽ يا آڊيو اسٽريمنگ وصول ڪري ٿو ۽ ان کي متوازي وڊيو انٽرفيس ۾ ڊيڪوڊ ڪري ٿو.
  • DisplayPort سنڪ وڊيو آئوٽ سڌو سڌو DisplayPort ذريعو وڊيو انٽرفيس کي ڊرائيو ڪري ٿو ۽ مانيٽر ڏانهن منتقل ڪرڻ کان اڳ DisplayPort مين لنڪ کي انڪوڊ ڪري ٿو.
  • IOPLL ٻنهي DisplayPort سنڪ ۽ ماخذ وڊيو گھڙين کي هڪ مقرر تعدد تي هلائي ٿو.
  • جيڪڏهن DisplayPort سنڪ ۽ ماخذ جو MAX_LINK_RATE پيٽرول HBR3 تي ترتيب ڏنو ويو آهي ۽ PIXELS_PER_CLOCK Quad تي ترتيب ڏنل آهي، وڊيو ڪلاڪ 300 MHz تي هلندي آهي 8Kp30 پکسل جي شرح کي سپورٽ ڪرڻ لاءِ (1188/4 = 297 MHz).

2.2. گھڙي جي اسڪيم
ڪلاڪنگ اسڪيم ڏيکاري ٿو ڪلاڪ ڊومينز کي ڊسپلي پورٽ Intel FPGA IP ڊيزائن ۾ampلي.
شڪل 7. Intel Agilex F-ٽائل ڊسپلي پورٽ ٽرانسيور ڪلاڪنگ اسڪيم

Intel DisplayPort Agilex F ٽائل FPGA IP ڊيزائن Example - شڪل 8

ٽيبل 4. ڪلاڪنگ اسڪيم سگنلز

ڊاگرام ۾ گھڙي وصف
SysPLL refclk F-ٽائل سسٽم PLL حوالو گھڙي جيڪا ڪا به گھڙي فريڪئنسي ٿي سگھي ٿي جيڪا سسٽم PLL پاران ان آئوٽ فريڪوئنسي لاءِ ورهائي سگھجي ٿي.
هن ڊزائن ۾ اڳوڻيample، system_pll_clk_link ۽ rx/tx refclk_link شيئر ڪري رهيو آهي ساڳيو SysPLL refclk جيڪو 150Mhz آهي.
اهو لازمي طور تي هلندڙ ڪلاڪ هجڻ گهرجي جيڪو هڪ وقف ٽرانسيور ريفرنس ڪلاڪ پن مان ڳنڍيل آهي ان پٽ ڪلاڪ پورٽ آف ريفرنس ۽ سسٽم PLL ڪلوڪس IP سان، لاڳاپيل آئوٽ پٽ پورٽ کي DisplayPort Phy Top سان ڳنڍڻ کان اڳ.
system_pll_clk_link سڀ DisplayPort جي شرح کي سپورٽ ڪرڻ لاءِ گھٽ ۾ گھٽ سسٽم PLL آئوٽ پٽ فریکوئنسي 320Mhz آھي.
هي ڊزائن اڳوڻيample استعمال ڪري ٿو 900 Mhz (سڀ کان وڌيڪ) آئوٽ پُٽ فريڪوئنسي ته جيئن SysPLL refclk rx/tx refclk_link سان شيئر ڪري سگهجي جيڪا 150 ميگاز آهي.
rx_cdr_refclk_link/tx_pll_refclk_link Rx CDR ۽ Tx PLL لنڪ refclk جيڪو 150 ميگاز تائين مقرر ڪيو ويو سڀني ڊسپلي پورٽ ڊيٽا جي شرح کي سپورٽ ڪرڻ لاءِ.
rx_ls_clkout/tx clkout آھي DisplayPort لنڪ اسپيڊ ڪلاڪ کي ڪلاڪ ڪرڻ لاءِ DisplayPort IP ڪور. فريڪوئنسي برابر آهي ڊيٽا جي شرح ورهائڻ سان متوازي ڊيٽا جي چوٽي سان.
Exampاليزي:
تعدد = ڊيٽا جي شرح / ڊيٽا جي چوٽي
= 8.1G (HBR3) / 40bits
= 202.5 ميگاز

2.3. تخليق ٽيسٽ بينچ
تخليق ٽيسٽ بينچ DisplayPort TX سيريل لوپ بيڪ کي RX ڏانهن نقل ڪري ٿو.
شڪل 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram

Intel DisplayPort Agilex F ٽائل FPGA IP ڊيزائن Example - شڪل 9

ٽيبل 5. ٽيسٽ بينچ اجزاء

جزو وصف
وڊيو پيٽرن جنريٽر هي جنريٽر ٺاهي ٿو رنگ بار نمونن جيڪي توهان ترتيب ڏئي سگهو ٿا. توھان وڊيو فارميٽ جي وقت کي ترتيب ڏئي سگھو ٿا.
ٽيسٽ بينچ ڪنٽرول هي بلاڪ تخليق جي ٽيسٽ جي ترتيب کي ڪنٽرول ڪري ٿو ۽ TX ڪور ڏانهن ضروري محرڪ سگنل پيدا ڪري ٿو. ٽيسٽ بينچ ڪنٽرول بلاڪ پڻ CRC قدر پڙهي ٿو ٻنهي ذريعن ۽ سنڪ کان موازنہ ڪرڻ لاءِ.
RX لنڪ اسپيڊ ڪلاڪ فريڪوئنسي چيڪ ڪندڙ هي چيڪ ڪندڙ تصديق ڪري ٿو ته ڇا RX ٽرانسيور بحال ٿيل گھڙي جي تعدد مطلوب ڊيٽا جي شرح سان ملي ٿي.
TX لنڪ اسپيڊ ڪلاڪ فريڪوئنسي چيڪ ڪندڙ هي چيڪ ڪندڙ تصديق ڪري ٿو ته ڇا TX ٽرانسيور بحال ٿيل گھڙي جي تعدد مطلوب ڊيٽا جي شرح سان ملي ٿي.

تخليق ٽيسٽ بينچ هيٺين تصديق ڪري ٿو:
ٽيبل 6. ٽيسٽ بينچ جي تصديق

ٽيسٽ جا معيار تصديق
• ڊيٽا جي شرح HBR3 تي لنڪ ٽريننگ
• چيڪ ڪرڻ لاءِ DPCD رجسٽر پڙهو ته ڇا DP اسٽيٽس ٻنهي TX ۽ RX لنڪ اسپيڊ فريڪوئنسي کي سيٽ ۽ ماپ ڪري ٿو.		 TX ۽ RX ٽرانسيور کان لنڪ اسپيڊ ڪلاڪ جي فريڪوئنسي آئوٽ پٽ کي ماپڻ لاءِ فريڪوئنسي چيڪ ڪندڙ کي ضم ڪري ٿو.
• TX کان RX تائين وڊيو نموني هلائي.
• CRC جي تصديق ڪريو ماخذ ۽ سنڪ ٻنهي لاءِ ته ڇا اهي ملن ٿا		 • وڊيو پيٽرن جنريٽر کي DisplayPort ماخذ سان ڳنڍي ٿو وڊيو نمونو پيدا ڪرڻ لاءِ.
• ٽيسٽ بينچ ڪنٽرول اڳتي هلي ڊي پي ٽي ايڪس ۽ ڊي پي آر ايڪس رجسٽرز مان ماخذ ۽ سنڪ CRC ٻنهي کي پڙهي ٿو ۽ انهي کي يقيني بڻائڻ لاءِ ته ٻئي CRC قدر هڪجهڙا آهن.
نوٽ: انهي کي يقيني بڻائڻ لاءِ CRC حساب ڪيو ويو آهي، توهان کي فعال ڪرڻ گهرجي سپورٽ CTS ٽيسٽ آٽوميشن پيٽرول.

DisplayPort Intel لاءِ دستاويز جي نظرثاني جي تاريخ

Agilex F-ٽائل FPGA IP ڊيزائن Exampلي يوزر گائيڊ

دستاويزي نسخو Intel Quartus Prime نسخو IP نسخو تبديليون
2021.12.13 21.4 21.0.0 شروعاتي ڇڏڻ.

Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن.
* ٻيا نالا ۽ برانڊ ٻين جي ملڪيت جي طور تي دعوي ڪري سگھن ٿا.
ISO 9001: 2015 رجسٽر ٿيل

intel لوگوsanwa GSKBBT066 بلوٽوت ڪيبورڊ - آئڪن 8 آن لائين ورجن
sanwa GSKBBT066 بلوٽوت ڪيبورڊ - آئڪن 7 موٽ موڪليو
يو جي-20347
ID: 709308
نسخو: 2021.12.13

دستاويز / وسيلا

Intel DisplayPort Agilex F-Tile FPGA IP ڊيزائن Example [pdf] استعمال ڪندڙ ھدايت
DisplayPort Agilex F-Tile FPGA IP ڊيزائن Example، DisplayPort Agilex، F-Tile FPGA IP ڊيزائن Example، F-Tile FPGA IP ڊيزائن، FPGA IP ڊيزائن Exampلي، IP ڊيزائن Example، IP ڊيزائن، UG-20347، 709308

حوالو

لاڳاپيل پوسٽون

تبصرو ڇڏي ڏيو

توهان جو اي ميل پتو شايع نه ڪيو ويندو. گهربل فيلڊ نشان لڳل آهن *