DisplayPort Agilex F-Tile FPGA IP Design Example
Instrukcja użytkownika
Zaktualizowano dla pakietu Intel® Quartus® Prime Design Suite: 21.4
Wersja IP: 21.0.0

DisplayPort Intel FPGA IP Design Example Skrócona instrukcja obsługi

Projekt DisplayPort Intel® FPGA IP npampPliki dla urządzeń Intel Agilex™ F-tile obejmują symulujące stanowisko testowe i projekt sprzętu obsługujący kompilację i testowanie sprzętu.
DisplayPort Intel FPGA IP oferuje następującą konstrukcję npamples:

• Równoległa pętla zwrotna DisplayPort SST bez modułu Pixel Clock Recovery (PCR) ze statyczną szybkością

Podczas generowania projektu npampplik, edytor parametrów automatycznie tworzy plik files niezbędne do symulacji, kompilacji i testowania projektu w sprzęcie.
Notatka: Wersja oprogramowania Intel Quartus® Prime 21.4 obsługuje tylko projekt wstępny Exampplik do celów symulacji, syntezy, kompilacji i analizy synchronizacji. Funkcjonalność sprzętu nie jest w pełni zweryfikowana.
Rysunek 1. Rozwój Stages

Informacje powiązane

• Podręcznik użytkownika DisplayPort Intel FPGA IP
• Migracja do Intel Quartus Prime Pro Edition

1.1. Struktura katalogów
Rysunek 2. Struktura katalogów

Tabela 1. Projekt Przykłample Komponenty

Lornetka składana	Files
rtl/rdzeń	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((blok konstrukcyjny DP PMA UX)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((blok konstrukcyjny DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Wymagania dotyczące sprzętu i oprogramowania
Firma Intel używa następującego sprzętu i oprogramowania do testowania projektu, npampna:
Sprzęt komputerowy

• Zestaw rozwojowy Intel Agilex serii I

Oprogramowanie

• Intel® Quartus Prime™
• Synopsys* Symulator VCL

1.3. Generowanie projektu
Użyj edytora parametrów DisplayPort Intel FPGA IP w oprogramowaniu Intel Quartus Prime, aby wygenerować projekt npample.
Rysunek 3. Generowanie przepływu projektowania

1. Wybierz Narzędzia ➤ Katalog IP i wybierz Intel Agilex F-tile jako rodzinę urządzeń docelowych.
   Uwaga: projekt npample obsługuje tylko urządzenia Intel Agilex F-tile.
2. W katalogu IP znajdź i kliknij dwukrotnie DisplayPort Intel FPGA IP. Zostanie wyświetlone okno Nowa odmiana adresu IP.
3. Podaj nazwę najwyższego poziomu dla niestandardowej odmiany adresu IP. Edytor parametrów zapisuje ustawienia odmian IP w a file o nazwie .ip.
4. Możesz wybrać konkretne urządzenie Intel Agilex F-tile w polu Urządzenie lub zachować domyślny wybór urządzenia z oprogramowaniem Intel Quartus Prime.
5. Kliknij OK. Pojawia się edytor parametrów.
6. Skonfiguruj żądane parametry dla TX i RX
7. Na projekcie Example wybierz DisplayPort SST Parallel Loopback Without PCR.
8. Wybierz Simulation, aby wygenerować testbench, i wybierz Synthesis, aby wygenerować projekt sprzętu, npample. Musisz wybrać co najmniej jedną z tych opcji, aby wygenerować projekt, npample fileS. W przypadku wybrania obu opcji czas generowania jest dłuższy.
9. Kliknij Generuj Exampprojekt.

1.4. Symulacja projektu
Projekt DisplayPort Intel FPGA IP npample testbench symuluje szeregową pętlę zwrotną z instancji TX do instancji RX. Wewnętrzny moduł generatora wzorców wideo steruje instancją DisplayPort TX, a wyjście wideo instancji RX łączy się z kontrolerami CRC w stanowisku testowym.
Rysunek 4. Przebieg symulacji projektowej

1. Przejdź do folderu symulatora Synopsys i wybierz VCS.
2. Uruchom skrypt symulacji.
   Źródło vcs_sim.sh
3. Skrypt wykonuje Quartus TLG, kompiluje i uruchamia testbench w symulatorze.
4. Przeanalizuj wynik.
   Udana symulacja kończy się porównaniem Source i Sink SRC.

1.5. Kompilowanie i symulowanie projektu
Rysunek 5. Kompilowanie i symulowanie projektu

Aby skompilować i uruchomić test demonstracyjny na sprzęcie example design, wykonaj następujące kroki:

1. Upewnij się, że sprzęt exampGenerowanie projektu le jest zakończone.
2. Uruchom oprogramowanie Intel Quartus Prime Pro Edition i otwórz /quartus/agi_dp_demo.qpf.
3. Kliknij Przetwarzanie ➤ Rozpocznij kompilację.
4. Poczekaj, aż kompilacja się zakończy.

Notatka: Projekt npampplik nie weryfikuje funkcjonalnie projektu wstępnego Exampplik na sprzęcie w tej wersji Quartus.
Informacje powiązane
Podręcznik użytkownika zestawu programistycznego Intel Agilex I-Series FPGA

1.6. DisplayPort Intel FPGA IP Design Example Parametry
Tabela 2. DisplayPort Intel FPGA IP Design Example Parametry dla urządzenia Intel Agilex F-tile Device

Parametr	Wartość	Opis
Dostępny projekt Example
Wybierz projekt	• Żaden • DisplayPort SST równoległy Pętla zwrotna bez PCR	Wybierz projekt npampplik do wygenerowania. • Brak: brak projektu npampPlik jest dostępny dla bieżącego wyboru parametrów • Równoległa pętla zwrotna DisplayPort SST bez PCR: ta konstrukcja npample demonstruje równoległą pętlę zwrotną z ujścia DisplayPort do źródła DisplayPort bez modułu Pixel Clock Recovery (PCR) po włączeniu parametru Enable Video Input Image Port.
Projekt Example Files
Symulacja	Włącz, wyłącz	Włącz tę opcję, aby wygenerować niezbędne files dla stanowiska testowego do symulacji.
Synteza	Włącz, wyłącz	Włącz tę opcję, aby wygenerować niezbędne files do kompilacji Intel Quartus Prime i projektowania sprzętu.
Wygenerowany format HDL
Spowodować File Format	Verilog, VHDL	Wybierz preferowany format HDL dla wygenerowanego projektu, npample fileustawić. Notatka: Ta opcja określa tylko format wygenerowanego adresu IP najwyższego poziomu files. Wszystkie inne files (npample testbenches i najwyższy poziom files do demonstracji sprzętu) są w formacie Verilog HDL.
Zestaw rozwojowy celu
Wybierz tablicę	• Brak zestawu rozwojowego • Seria Intel Agilex I Zestaw deweloperski	Wybierz płytkę dla docelowego projektu, npample. • Brak zestawu rozwojowego: Ta opcja wyklucza wszystkie aspekty sprzętowe projektu, npample. Rdzeń IP ustawia wszystkie przypisania pinów na piny wirtualne. • Zestaw rozwojowy Intel Agilex I-Series FPGA: Ta opcja automatycznie wybiera urządzenie docelowe projektu, aby pasowało do urządzenia w tym zestawie rozwojowym. Możesz zmienić urządzenie docelowe za pomocą parametru Zmień urządzenie docelowe, jeśli twoja wersja płyty ma inny wariant urządzenia. Rdzeń IP ustawia wszystkie przypisania pinów zgodnie z zestawem deweloperskim. Notatka: Wstępny projekt Exampplik nie jest funkcjonalnie weryfikowany na sprzęcie w tej wersji Quartus. • Niestandardowy zestaw deweloperski: Ta opcja umożliwia projektowanie npampplik do przetestowania na zestawie programistycznym innej firmy z układem Intel FPGA. Może być konieczne samodzielne ustawienie przypisań pinów.
	Urządzenie docelowe
Zmień urządzenie docelowe	Włącz, wyłącz	Włącz tę opcję i wybierz preferowany wariant urządzenia dla zestawu deweloperskiego.

Projekt równoległej pętli zwrotnej Examples

Projekt DisplayPort Intel FPGA IP npamppliki demonstrują równoległą pętlę zwrotną z instancji DisplayPort RX do instancji DisplayPort TX bez modułu Pixel Clock Recovery (PCR) ze statyczną szybkością.
Tabela 3. DisplayPort Intel FPGA IP Design Exampplik dla urządzenia Intel Agilex F-tile

Projekt Example	Oznaczenie	Szybkość transmisji danych	Tryb kanału	Typ sprzężenia zwrotnego
Równoległa pętla zwrotna DisplayPort SST bez PCR	DisplayPort SST	HBR3	Simpleks	Równolegle bez PCR

2.1. Funkcje projektowania równoległych pętli zwrotnych Intel Agilex F-tile DisplayPort SST
Projekt równoległej pętli zwrotnej SST, npampPliki demonstrują transmisję pojedynczego strumienia wideo z ujścia DisplayPort do źródła DisplayPort bez Pixel Clock Recovery (PCR) ze statyczną szybkością.

Rysunek 6. Równoległa pętla zwrotna Intel Agilex F-tile DisplayPort SST bez PCR

• W tym wariancie parametr źródła DisplayPort, TX_SUPPORT_IM_ENABLE, jest włączony i używany jest interfejs obrazu wideo.
• Zlew DisplayPort odbiera strumień wideo i/lub audio z zewnętrznego źródła wideo, takiego jak GPU, i dekoduje go do równoległego interfejsu wideo.
• Wyjście wideo DisplayPort sink bezpośrednio steruje interfejsem źródłowego wideo DisplayPort i koduje do głównego łącza DisplayPort przed przesłaniem do monitora.
• IOPLL steruje zarówno ujściem DisplayPort, jak i źródłowymi zegarami wideo ze stałą częstotliwością.
• Jeśli parametr MAX_LINK_RATE zlewu DisplayPort i źródła jest skonfigurowany na HBR3, a PIXELS_PER_CLOCK na Quad, zegar wideo pracuje z częstotliwością 300 MHz, aby obsługiwać częstotliwość pikseli 8Kp30 (1188/4 = 297 MHz).

2.2. Schemat zegara
Schemat taktowania ilustruje domeny zegara w projekcie DisplayPort Intel FPGA IP npample.
Rysunek 7. Schemat taktowania urządzenia nadawczo-odbiorczego Intel Agilex F-tile DisplayPort

Tabela 4. Sygnały schematu taktowania

Zegar na schemacie	Opis
Odn. SysPLL	F-tile Zegar referencyjny PLL systemu, którym może być dowolna częstotliwość zegara podzielna przez system PLL dla tej częstotliwości wyjściowej. W tym projekcie npample, system_pll_clk_link i rx/tx refclk_link dzielą ten sam SysPLL refclk, który jest 150 MHz. Musi to być wolny zegar, który jest podłączony od dedykowanego styku zegara referencyjnego nadajnika-odbiornika do wejściowego portu zegara referencyjnego i systemowego zegara PLL IP, przed podłączeniem odpowiedniego portu wyjściowego do DisplayPort Phy Top.
system_pl_clk_link	Minimalna częstotliwość wyjściowa PLL systemu do obsługi wszystkich stawek DisplayPort wynosi 320 MHz. Ten projekt example używa częstotliwości wyjściowej 900 Mhz (najwyższej), więc SysPLL refclk może być współdzielony z rx/tx refclk_link, czyli 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR i Tx PLL Link refclk, które zostały ustawione na 150 MHz, aby obsługiwać wszystkie szybkości transmisji danych DisplayPort.
rx_ls_clkout/tx Jest wyłączony	Szybkość łącza DisplayPort Zegar do zegara Rdzeń DisplayPort IP. Częstotliwość odpowiadająca szybkości transmisji danych dzielonej przez równoległą szerokość danych. Exampna: Częstotliwość = szybkość transmisji danych/szerokość danych = 8.1 G (HBR3) / 40 bitów = 202.5 ​​MHz

2.3. Stanowisko testowe symulacji
Testbench symulacyjny symuluje szeregową pętlę zwrotną DisplayPort TX do RX.
Rysunek 8. Schemat blokowy symulacji trybu testbench DisplayPort Intel FPGA IP Simplex

Tabela 5. Elementy stanowiska testowego

Część	Opis
Generator wzorców wideo	Ten generator tworzy wzorce pasków kolorów, które można konfigurować. Możesz sparametryzować taktowanie formatu wideo.
Kontrola stanowiska testowego	Ten blok kontroluje sekwencję testową symulacji i generuje niezbędne sygnały stymulacyjne do rdzenia TX. Blok kontrolny stanowiska testowego odczytuje również wartość CRC zarówno ze źródła, jak i z ujścia, aby dokonać porównań.
Kontroler częstotliwości zegara łącza RX	Ten kontroler sprawdza, czy odzyskana częstotliwość zegara nadajnika-odbiornika RX odpowiada żądanej szybkości transmisji danych.
Sprawdzanie częstotliwości zegara łącza TX	Ten kontroler sprawdza, czy odzyskana częstotliwość zegara nadajnika-odbiornika TX odpowiada żądanej szybkości transmisji danych.

Stół testowy do symulacji przeprowadza następujące weryfikacje:
Tabela 6. Weryfikacje na stanowisku testowym

Kryteria testowe	Weryfikacja
• Szkolenie łącza z szybkością transmisji danych HBR3 • Odczytaj rejestry DPCD, aby sprawdzić, czy stan DP ustawia i mierzy częstotliwość łącza TX i RX.	Integruje sprawdzanie częstotliwości w celu pomiaru częstotliwości wyjściowej zegara Link Speed ​​z nadajnika-odbiornika TX i RX.
• Uruchom wzorzec wideo od TX do RX. • Sprawdź CRC dla źródła i ujścia, aby sprawdzić, czy są zgodne	• Łączy generator wzoru wideo ze źródłem DisplayPort w celu wygenerowania wzoru wideo. • Kontrola Testbench następnie odczytuje zarówno CRC Source, jak i Sink z rejestrów DPTX i DPRX i porównuje, aby upewnić się, że obie wartości CRC są identyczne. Notatka: Aby upewnić się, że CRC jest obliczane, należy włączyć parametr automatyzacji testów Support CTS.

Historia wersji dokumentu dla DisplayPort Intel

Projekt Agilex F-tile FPGA IP Example Podręcznik użytkownika

Wersja dokumentu	Wersja Intel Quartus Prime	Wersja IP	Zmiany
2021.12.13	21.4	21.0.0	Pierwsze wydanie.

Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i produktów półprzewodnikowych zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian we wszelkich produktach i usługach w dowolnym momencie i bez powiadomienia. Firma Intel nie przyjmuje żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klientom firmy Intel zaleca się uzyskanie najnowszej wersji specyfikacji urządzenia przed poleganiem na opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi.
*Inne nazwy oraz marki mogą być własnością osób trzecich.
ISO 9001: 2015 Zarejestrowany

Wersja online
Wyślij opinię
UG-20347
ID: 709308
Wersja: 2021.12.13

Dokumenty / Zasoby

Intel DisplayPort Agilex F-Tile FPGA IP Design Example [plik PDF] Instrukcja użytkownika DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP Design, UG-20347, 709308

Odniesienia

• Instrukcja obsługi