डिस्प्लेपोर्ट एजिलेक्स एफ-टाइल एफपीजीए आईपी डिजाइन पूर्वample
प्रयोगकर्ता गाइड
Intel® Quartus® प्राइम डिजाइन सुइटको लागि अपडेट गरिएको: २०.१
IP संस्करण: 21.0.0

डिस्प्लेपोर्ट इंटेल एफपीजीए आईपी डिजाइन पूर्वampद्रुत सुरुवात गाइड

DisplayPort Intel® FPGA IP डिजाइन पूर्वamples for Intel Agilex™ F-tile यन्त्रहरूमा एक सिमुलेटिंग टेस्टबेन्च र एक हार्डवेयर डिजाइन छ जसले कम्पाइलेशन र हार्डवेयर परीक्षणलाई समर्थन गर्दछ।
DisplayPort Intel FPGA IP ले निम्न डिजाइन पूर्व प्रदान गर्दछamples:

• स्थिर दरमा Pixel Clock Recovery (PCR) मोड्युल बिना DisplayPort SST समानान्तर लुपब्याक

जब तपाइँ एक डिजाइन पूर्व उत्पन्न गर्नुहुन्छampले, प्यारामिटर सम्पादकले स्वचालित रूपमा सिर्जना गर्दछ fileहार्डवेयरमा डिजाइनको अनुकरण, कम्पाइल र परीक्षण गर्न आवश्यक छ।
नोट: Intel Quartus® Prime 21.4 सफ्टवेयर संस्करणले प्रारम्भिक डिजाइन पूर्व मात्र समर्थन गर्दछampअनुकरण, संश्लेषण, संकलन, र समय विश्लेषण उद्देश्यका लागि। हार्डवेयर कार्यक्षमता पूर्ण रूपमा प्रमाणित गरिएको छैन।
चित्र १. विकास एसtages

सम्बन्धित जानकारी

• DisplayPort Intel FPGA IP प्रयोगकर्ता गाइड
• इंटेल क्वार्टस प्राइम प्रो संस्करणमा माइग्रेट गर्दै

२.१। निर्देशिका संरचना
चित्र 2. निर्देशिका संरचना

तालिका ६. डिजाइन उदाampकम्पोनेन्टहरू

फोल्डरहरू	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX भवन ब्लक)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX भवन ब्लक)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

१.१। हार्डवेयर र सफ्टवेयर आवश्यकताहरू
Intel ले डिजाइन पूर्व परीक्षण गर्न निम्न हार्डवेयर र सफ्टवेयर प्रयोग गर्दछampLe:
हार्डवेयर

• Intel Agilex I-Series विकास किट

सफ्टवेयर

• इंटेल क्वार्टस प्राइम
• Synopsys * VCL सिम्युलेटर

१.२। डिजाइन उत्पन्न गर्दै
डिजाईन पूर्व उत्पन्न गर्न Intel Quartus प्राइम सफ्टवेयरमा DisplayPort Intel FPGA IP प्यारामिटर सम्पादक प्रयोग गर्नुहोस्।ample।
चित्र ३. डिजाइन प्रवाह उत्पन्न गर्दै

1. उपकरणहरू ➤ IP क्याटलग चयन गर्नुहोस्, र लक्षित उपकरण परिवारको रूपमा Intel Agilex F-tile चयन गर्नुहोस्।
   नोट: डिजाइन पूर्वample ले मात्र Intel Agilex F-tile उपकरणहरूलाई समर्थन गर्दछ।
2. IP क्याटलगमा, DisplayPort Intel FPGA IP पत्ता लगाउनुहोस् र डबल-क्लिक गर्नुहोस्। नयाँ आईपी भिन्नता विन्डो देखा पर्दछ।
3. तपाईंको अनुकूलन IP भिन्नताको लागि शीर्ष-स्तरको नाम निर्दिष्ट गर्नुहोस्। प्यारामिटर सम्पादकले IP भिन्नता सेटिङहरूलाई a मा बचत गर्छ file नाम दिइएको .ip
4. तपाईंले यन्त्र क्षेत्रमा एक विशेष Intel Agilex F-tile उपकरण चयन गर्न सक्नुहुन्छ, वा पूर्वनिर्धारित Intel Quartus प्राइम सफ्टवेयर उपकरण चयन राख्न सक्नुहुन्छ।
5. ठीक क्लिक गर्नुहोस्। प्यारामिटर सम्पादक देखिन्छ।
6. TX र RX दुवैका लागि चाहिने प्यारामिटरहरू कन्फिगर गर्नुहोस्
7. डिजाइन मा पूर्वample ट्याबमा, PCR बिना DisplayPort SST समानान्तर लूपब्याक चयन गर्नुहोस्।
8. टेस्टबेन्च उत्पन्न गर्न सिमुलेशन चयन गर्नुहोस्, र हार्डवेयर डिजाइन पूर्व उत्पन्न गर्न सिन्थेसिस चयन गर्नुहोस्।ample। तपाईंले डिजाइन पूर्व उत्पन्न गर्न यी विकल्पहरू मध्ये कम्तिमा एउटा चयन गर्नुपर्छample files यदि तपाइँ दुबै चयन गर्नुहुन्छ भने, जेनेरेशन समय लामो छ।
9. क्लिक गर्नुहोस् पूर्व उत्पन्न गर्नुहोस्ampले डिजाइन।

१.४। डिजाइन अनुकरण गर्दै
डिस्प्लेपोर्ट इंटेल एफपीजीए आईपी डिजाइन पूर्वample testbench ले TX उदाहरणबाट RX उदाहरणमा क्रमिक लुपब्याक डिजाइनको अनुकरण गर्दछ। एउटा आन्तरिक भिडियो ढाँचा जेनेरेटर मोड्युलले DisplayPort TX उदाहरणलाई ड्राइभ गर्छ र RX उदाहरण भिडियो आउटपुट testbench मा CRC चेकरहरूमा जडान हुन्छ।
चित्र ४. डिजाइन सिमुलेशन प्रवाह

1. Synopsys सिम्युलेटर फोल्डरमा जानुहोस् र VCS चयन गर्नुहोस्।
2. सिमुलेशन लिपि चलाउनुहोस्।
   स्रोत vcs_sim.sh
3. स्क्रिप्टले क्वार्टस TLG, कम्पाइल र सिम्युलेटरमा टेस्टबेन्च चलाउँछ।
4. नतिजा विश्लेषण गर्नुहोस्।
   एक सफल सिमुलेशन स्रोत र सिंक SRC तुलना संग समाप्त हुन्छ।

१.५ कम्पाइलिङ र डिजाइन अनुकरण
चित्र 5. डिजाइन कम्पाइलिङ र सिमुलेट गर्दै

हार्डवेयर पूर्व मा एक प्रदर्शन परीक्षण कम्पाइल र चलाउनampडिजाइन, यी चरणहरू पालना गर्नुहोस्:

1. हार्डवेयर पूर्व सुनिश्चित गर्नुहोस्ampले डिजाइन उत्पादन पूरा भयो।
2. Intel Quartus Prime Pro Edition सफ्टवेयर लन्च गर्नुहोस् र खोल्नुहोस् /quartus/agi_dp_demo.qpf।
3. क्लिक गर्नुहोस् प्रशोधन ➤ संकलन सुरु गर्नुहोस्।
4. संकलन पूरा नभएसम्म पर्खनुहोस्।

नोट: डिजाइन पूर्वample ले कार्यात्मक रूपमा प्रारम्भिक डिजाइन पूर्व प्रमाणित गर्दैनampयस क्वार्टस रिलीजमा हार्डवेयरमा।
सम्बन्धित जानकारी
Intel Agilex I-Series FPGA विकास किट प्रयोगकर्ता गाइड

1.6. DisplayPort Intel FPGA IP डिजाइन पूर्वampमापदण्डहरू
तालिका 2. DisplayPort Intel FPGA IP डिजाइन पूर्वampइंटेल एजिलेक्स एफ-टाइल उपकरणको लागि प्यारामिटरहरू

प्यारामिटर	मूल्य	विवरण
उपलब्ध डिजाइन पूर्वample
डिजाईन चयन गर्नुहोस्	• कुनै पनि होइन • डिस्प्लेपोर्ट SST समानान्तर PCR बिना लूपब्याक	डिजाइन पूर्व चयन गर्नुहोस्ampले उत्पन्न गर्न। • कुनै पनि छैन: कुनै डिजाइन पूर्वample हालको प्यारामिटर चयनको लागि उपलब्ध छ • डिस्प्लेपोर्ट SST PCR बिना समानान्तर लूपब्याक: यो डिजाइन पूर्वample ले तपाइँले भिडियो इनपुट छवि पोर्ट प्यारामिटर सक्षम गर्दा Pixel Clock Recovery (PCR) मोड्युल बिना DisplayPort सिंक देखि DisplayPort स्रोत सम्म समानान्तर लुपब्याक प्रदर्शन गर्दछ।
डिजाइन पूर्वample Files
सिमुलेशन	खुला बन्द	आवश्यक उत्पन्न गर्न यो विकल्प खोल्नुहोस् fileसिमुलेशन testbench को लागि s।
संश्लेषण	खुला बन्द	आवश्यक उत्पन्न गर्न यो विकल्प खोल्नुहोस् fileइंटेल क्वार्टस प्राइम कम्पाइलेशन र हार्डवेयर डिजाइनको लागि।
उत्पन्न HDL ढाँचा
उत्पन्न गर्नुहोस् File ढाँचा	Verilog, VHDL	उत्पन्न डिजाइन पूर्वको लागि आफ्नो मनपर्ने HDL ढाँचा चयन गर्नुहोस्ample fileसेट। नोट: यो विकल्पले उत्पन्न शीर्ष स्तर IP को लागि ढाँचा मात्र निर्धारण गर्दछ files अन्य सबै files (उदाहरणका लागिample testbenches र शीर्ष स्तर files हार्डवेयर प्रदर्शनका लागि) Verilog HDL ढाँचामा छन्।
लक्ष्य विकास किट
बोर्ड चयन गर्नुहोस्	• कुनै विकास किट छैन • Intel Agilex I-Series विकास किट	लक्षित डिजाइन पूर्वको लागि बोर्ड चयन गर्नुहोस्ample। • कुनै विकास किट छैन: यो विकल्पले डिजाइन पूर्वका लागि सबै हार्डवेयर पक्षहरू समावेश गर्दैनample। IP कोरले सबै पिन असाइनमेन्टहरू भर्चुअल पिनहरूमा सेट गर्दछ। • Intel Agilex I-Series FPGA विकास किट: यो विकल्पले यस विकास किटमा रहेको यन्त्रसँग मेल खाने परियोजनाको लक्षित यन्त्रलाई स्वचालित रूपमा चयन गर्छ। यदि तपाइँको बोर्ड परिमार्जनमा फरक यन्त्र संस्करण छ भने तपाइँ लक्ष्य यन्त्र परिमिति परिवर्तन गर्नुहोस् प्रयोग गरी लक्ष्य यन्त्र परिवर्तन गर्न सक्नुहुन्छ। आईपी ​​कोरले विकास किट अनुसार सबै पिन असाइनमेन्टहरू सेट गर्दछ। नोट: प्रारम्भिक डिजाइन पूर्वample यस क्वार्टस रिलीजमा हार्डवेयरमा कार्यात्मक रूपमा प्रमाणित गरिएको छैन। • अनुकूलन विकास किट: यो विकल्पले डिजाइन पूर्व अनुमति दिन्छampएक Intel FPGA को साथ तेस्रो-पक्ष विकास किटमा परीक्षण गरिनेछ। तपाईंले आफैंमा पिन असाइनमेन्टहरू सेट गर्न आवश्यक हुन सक्छ।
	लक्ष्य उपकरण
लक्ष्य यन्त्र परिवर्तन गर्नुहोस्	खुला बन्द	यो विकल्प खोल्नुहोस् र विकास किटको लागि मनपर्ने उपकरण संस्करण चयन गर्नुहोस्।

समानान्तर लूपब्याक डिजाइन पूर्वampलेस

डिस्प्लेपोर्ट इंटेल एफपीजीए आईपी डिजाइन पूर्वampलेस स्थिर दरमा Pixel Clock Recovery (PCR) मोड्युल बिना DisplayPort RX उदाहरण देखि DisplayPort TX उदाहरण सम्म समानान्तर लूपब्याक प्रदर्शन गर्दछ।
तालिका 3. DisplayPort Intel FPGA IP डिजाइन पूर्वampLe Intel Agilex F-tile उपकरणको लागि

डिजाइन पूर्वample	पदनाम	डाटा दर	च्यानल मोड	लुपब्याक प्रकार
PCR बिना DisplayPort SST समानान्तर लुपब्याक	डिस्प्लेपोर्ट SST	HBR3	सिम्प्लेक्स	PCR बिना समानान्तर

२.१। Intel Agilex F-tile DisplayPort SST समानान्तर लूपब्याक डिजाइन सुविधाहरू
SST समानान्तर लुपब्याक डिजाइन पूर्वampलेसले स्थिर दरमा Pixel Clock Recovery (PCR) बिना DisplayPort सिंकबाट DisplayPort स्रोतमा एकल भिडियो स्ट्रिमको प्रसारण प्रदर्शन गर्दछ।

चित्र 6. Intel Agilex F-tile DisplayPort SST PCR बिना समानान्तर लूपब्याक

• यस भेरियन्टमा, DisplayPort स्रोतको प्यारामिटर, TX_SUPPORT_IM_ENABLE, खोलिएको छ र भिडियो छवि इन्टरफेस प्रयोग गरिन्छ।
• डिस्प्लेपोर्ट सिङ्कले GPU जस्ता बाह्य भिडियो स्रोतबाट भिडियो र वा अडियो स्ट्रिमिङ प्राप्त गर्छ र यसलाई समानान्तर भिडियो इन्टरफेसमा डिकोड गर्छ।
• डिस्प्लेपोर्ट सिंक भिडियो आउटपुटले प्रत्यक्ष रूपमा डिस्प्लेपोर्ट स्रोत भिडियो इन्टरफेस ड्राइभ गर्दछ र मोनिटरमा प्रसारण गर्नु अघि डिस्प्लेपोर्ट मुख्य लिङ्कमा एन्कोड गर्दछ।
• IOPLL ले डिस्प्लेपोर्ट सिंक र स्रोत भिडियो घडीहरूलाई निश्चित फ्रिक्वेन्सीमा चलाउँछ।
• यदि डिस्प्लेपोर्ट सिंक र स्रोतको MAX_LINK_RATE प्यारामिटर HBR3 मा कन्फिगर गरिएको छ र PIXELS_PER_CLOCK क्वाडमा कन्फिगर गरिएको छ भने, भिडियो घडी 300Kp8 पिक्सेल दर (30/1188 = 4 MHz) समर्थन गर्न 297 मेगाहर्ट्जमा चल्छ।

२.२। घडी योजना
घडी योजनाले डिस्प्लेपोर्ट इंटेल FPGA IP डिजाइन पूर्वमा घडी डोमेनहरू चित्रण गर्दछ।ample।
चित्र 7. Intel Agilex F-tile DisplayPort ट्रान्सीभर घडी योजना

तालिका 4. घडी योजना संकेतहरू

रेखाचित्रमा घडी	विवरण
SysPLL refclk	F-टाइल प्रणाली PLL सन्दर्भ घडी जुन कुनै पनि घडी फ्रिक्वेन्सी हुन सक्छ जुन त्यो आउटपुट फ्रिक्वेन्सीको लागि प्रणाली PLL द्वारा विभाजित गर्न सकिन्छ। यस डिजाइनमा पूर्वample, system_pll_clk_link र rx/tx refclk_link ले समान SysPLL refclk साझेदारी गर्दैछ जुन 150Mhz हो। यो नि:शुल्क चलिरहेको घडी हुनुपर्छ जुन एक समर्पित ट्रान्सीभर सन्दर्भ घडी पिनबाट सन्दर्भ र प्रणाली PLL घडी IP को इनपुट घडी पोर्टमा जडान गरिएको छ, सम्बन्धित आउटपुट पोर्टलाई DisplayPort Phy Top मा जडान गर्नु अघि।
system_pll_clk_link	सबै DisplayPort दर समर्थन गर्न न्यूनतम प्रणाली PLL आउटपुट आवृत्ति 320Mhz हो। यो डिजाइन पूर्वample ले 900 Mhz (उच्चतम) आउटपुट फ्रिक्वेन्सी प्रयोग गर्दछ ताकि SysPLL refclk लाई rx/tx refclk_link 150 Mhz सँग साझेदारी गर्न सकिन्छ।
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR र Tx PLL Link refclk जुन सबै DisplayPort डाटा दरलाई समर्थन गर्न 150 Mhz मा फिक्स गरियो।
rx_ls_clkout/tx clkout हो	डिस्प्लेपोर्ट लिंक स्पीड घडी घडी डिस्प्लेपोर्ट आईपी कोर। डेटा दर समानान्तर डेटा चौडाइ द्वारा विभाजित आवृत्ति बराबर। ExampLe: आवृत्ति = डाटा दर/डेटा चौडाइ = 8.1G (HBR3) / 40bits = 202.5 मेगाहर्ट्ज

२.३ सिमुलेशन टेस्टबेन्च
सिमुलेशन टेस्टबेन्चले डिस्प्लेपोर्ट TX ​​सिरियल लुपब्याकलाई RX मा सिमुलेट गर्छ।
चित्र 8. DisplayPort Intel FPGA IP सिम्प्लेक्स मोड सिमुलेशन टेस्टबेन्च ब्लक रेखाचित्र

तालिका 5. Testbench अवयवहरू

कम्पोनेन्ट	विवरण
भिडियो पैटर्न जेनरेटर	यो जेनेरेटरले रङ पट्टी ढाँचाहरू उत्पादन गर्दछ जुन तपाइँ कन्फिगर गर्न सक्नुहुन्छ। तपाईं भिडियो ढाँचा समय प्यारामिटराइज गर्न सक्नुहुन्छ।
Testbench नियन्त्रण	यो ब्लकले सिमुलेशनको परीक्षण अनुक्रम नियन्त्रण गर्दछ र TX कोरमा आवश्यक उत्तेजना संकेतहरू उत्पन्न गर्दछ। टेस्टबेन्च कन्ट्रोल ब्लकले तुलना गर्न स्रोत र सिंक दुवैबाट CRC मान पढ्छ।
RX लिङ्क गति घडी आवृत्ति परीक्षक	यो परीक्षकले RX ट्रान्सीभर रिकभर गरिएको घडी फ्रिक्वेन्सी वांछित डेटा दरसँग मेल खान्छ कि भनेर प्रमाणित गर्दछ।
TX लिंक गति घडी आवृत्ति परीक्षक	यो परीक्षकले TX ट्रान्सीभर रिकभर गरिएको घडी फ्रिक्वेन्सी वांछित डेटा दरसँग मेल खान्छ कि भनेर प्रमाणित गर्दछ।

सिमुलेशन टेस्टबेन्चले निम्न प्रमाणिकरणहरू गर्दछ:
तालिका 6. Testbench प्रमाणीकरण

परीक्षण मापदण्ड	प्रमाणीकरण
• डाटा दर HBR3 मा लिङ्क प्रशिक्षण • DP स्थितिले TX र RX लिंक स्पीड फ्रिक्वेन्सी दुवै सेट र मापन गर्छ कि गर्दैन भनेर जाँच गर्न DPCD दर्ताहरू पढ्नुहोस्।	TX र RX ट्रान्सीभरबाट लिङ्क स्पीड घडीको फ्रिक्वेन्सी आउटपुट मापन गर्न फ्रिक्वेन्सी परीक्षकलाई एकीकृत गर्दछ।
• TX देखि RX सम्म भिडियो ढाँचा चलाउनुहोस्। • स्रोत र सिङ्क दुवैको लागि CRC प्रमाणित गर्नुहोस् कि तिनीहरू मेल खान्छ कि भनेर जाँच गर्नुहोस्	• भिडियो ढाँचा उत्पन्न गर्न डिस्प्लेपोर्ट स्रोतमा भिडियो ढाँचा जनरेटर जडान गर्दछ। • Testbench नियन्त्रणले DPTX र DPRX दर्ताबाट स्रोत र सिंक CRC दुवै पढ्छ र दुवै CRC मानहरू समान छन् भनी सुनिश्चित गर्न तुलना गर्दछ। नोट: CRC गणना गरिएको सुनिश्चित गर्न, तपाईंले समर्थन CTS परीक्षण स्वचालन प्यारामिटर सक्षम गर्नुपर्छ।

DisplayPort Intel को लागि कागजात संशोधन इतिहास

एजिलेक्स एफ-टाइल एफपीजीए आईपी डिजाइन पूर्वampले प्रयोगकर्ता गाइड

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तनहरू
2021.12.13	21.4	21.0.0	प्रारम्भिक रिलीज।

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर गर्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ।
*अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।
ISO 9001: 2015 दर्ता

अनलाइन संस्करण
प्रतिक्रिया पठाउनुहोस्
UG-20347
ID: 709308
संस्करण: 2021.12.13

कागजातहरू / स्रोतहरू

इंटेल डिस्प्लेपोर्ट एजिलेक्स एफ-टाइल एफपीजीए आईपी डिजाइन पूर्वample [pdf] प्रयोगकर्ता गाइड डिस्प्लेपोर्ट एजिलेक्स एफ-टाइल एफपीजीए आईपी डिजाइन पूर्वample, DisplayPort Agilex, F-Tile FPGA IP डिजाइन पूर्वample, F-Tile FPGA IP डिजाइन, FPGA IP डिजाइन पूर्वampले, आईपी डिजाइन पूर्वample, IP डिजाइन, UG-20347, 709308

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका