FPGA आईपी
डिजाइन पूर्वampले प्रयोगकर्ता गाइड
F-Tile 25G इथरनेट Intel®
Intel® Quartus® को लागि अद्यावधिक गरियो
प्राइम डिजाइन सुइट: 22.3
IP संस्करण: 1.0.0

द्रुत सुरुवात गाइड

Intel Agilex™ उपकरणहरूको लागि F-tile 25G इथरनेट Intel FPGA IP ले डिजाइन पूर्व उत्पादन गर्ने क्षमता प्रदान गर्दछ।ampचयन गरिएका कन्फिगरेसनहरूको लागि।
चित्र ३. डिजाइन उदाample उपयोग

निर्देशिका संरचना

चित्र 2. 25G इथरनेट इंटेल FPGA IP डिजाइन पूर्वampले निर्देशिका संरचना

• सिमुलेशन files (सिमुलेशनको लागि मात्र टेस्टबेन्च) मा अवस्थित छन्ample_dir>/example_testbench।
• संकलन-मात्र डिजाइन पूर्वample मा अवस्थित छample_dir>/ compilation_test_design।
• हार्डवेयर कन्फिगरेसन र परीक्षण files (डिजाइन पूर्वample in हार्डवेयर) मा अवस्थित छन्ample_dir>/hardware_test_design।

तालिका 1. निर्देशिका र File विवरणहरू

File नामहरू	विवरण
eth_ex_25g.qpf	इंटेल क्वार्टस® प्राइम परियोजना file.
eth_ex_25g.qsf	इंटेल क्वार्टस प्राइम प्रोजेक्ट सेटिङहरू file.
eth_ex_25g.sdc	Synopsys डिजाइन बाधाहरू file। तपाईं यसलाई प्रतिलिपि र परिमार्जन गर्न सक्नुहुन्छ file तपाईंको आफ्नै 25GbE Intel FPGA IP कोर डिजाइनको लागि।
eth_ex_25g.v	शीर्ष-स्तर Verilog HDL डिजाइन पूर्वample file। एकल च्यानल डिजाइन Verilog प्रयोग गर्दछ file.
सामान्य/	हार्डवेयर डिजाइन पूर्वampले समर्थन files.
hwtest/main.tcl	मुख्य file प्रणाली कन्सोल पहुँचको लागि।

डिजाइन पूर्वample

चित्र १। ExampF-tile 25G इथरनेट Intel FPGA IP प्यारामिटर सम्पादकमा ले डिजाइन ट्याब

हार्डवेयर डिजाइन पूर्व उत्पन्न गर्न यी चरणहरू पालना गर्नुहोस्ample र testbench:

1. Intel Quartus प्राइम प्रो संस्करणमा, क्लिक गर्नुहोस् File ➤ नयाँ क्वार्टस प्राइम प्रोजेक्ट सिर्जना गर्न नयाँ प्रोजेक्ट विजार्ड, वा File ➤ अवस्थित क्वार्टस प्राइम परियोजना खोल्न परियोजना खोल्नुहोस्। विजार्डले तपाइँलाई यन्त्र निर्दिष्ट गर्न संकेत गर्दछ।
2. IP क्याटलगमा, Agilex को लागि 25G इथरनेट Intel FPGA IP पत्ता लगाउनुहोस् र चयन गर्नुहोस्। नयाँ आईपी भिन्नता विन्डो देखा पर्दछ।
3. तपाईको IP भिन्नताको लागि शीर्ष-स्तरको नाम निर्दिष्ट गर्नुहोस् र ठीक क्लिक गर्नुहोस्। प्यारामिटर सम्पादकले शीर्ष-स्तर .ip थप्छ file स्वचालित रूपमा हालको परियोजनामा। यदि तपाईंलाई म्यानुअल रूपमा .ip थप्न प्रेरित गरिन्छ भने file प्रोजेक्टमा, Project ➤ Add/Remove मा क्लिक गर्नुहोस् Fileथप्नको लागि परियोजनामा ​​छ file.
4. Intel Quartus Prime Pro Edition सफ्टवेयरमा, तपाईंले यन्त्र क्षेत्रमा एउटा विशिष्ट Intel Agilex यन्त्र चयन गर्नुपर्छ वा Intel Quartus Prime सफ्टवेयरले प्रस्ताव गरेको पूर्वनिर्धारित यन्त्र राख्नु पर्छ।
   नोट: हार्डवेयर डिजाइन पूर्वample ले लक्ष्य बोर्डमा यन्त्रसँग चयनलाई अधिलेखन गर्दछ। तपाईंले डिजाइन पूर्वको मेनुबाट लक्ष्य बोर्ड निर्दिष्ट गर्नुहोस्ampपूर्व मा विकल्पampले डिजाइन ट्याब।
5. ठीक क्लिक गर्नुहोस्। प्यारामिटर सम्पादक देखिन्छ।
6. IP ट्याबमा, तपाईंको IP कोर भिन्नताका लागि प्यारामिटरहरू निर्दिष्ट गर्नुहोस्।
7. पूर्व माampले डिजाइन ट्याब, उदाहरणका लागिampले डिजाइन Files, testbench उत्पन्न गर्न सिमुलेशन विकल्प चयन गर्नुहोस्, र हार्डवेयर डिजाइन पूर्व उत्पन्न गर्न सिन्थेसिस विकल्प चयन गर्नुहोस्।ample। केवल Verilog HDL files उत्पन्न हुन्छन्।
   नोट: कार्यात्मक VHDL IP कोर उपलब्ध छैन। Verilog HDL मात्र निर्दिष्ट गर्नुहोस्, तपाईंको IP कोर डिजाइन पूर्वको लागिample।
8. लक्ष्य विकास किटको लागि, Agilex I-श्रृंखला ट्रान्ससिभर-SoC देव किट चयन गर्नुहोस्।
9. क्लिक गर्नुहोस् Ex उत्पन्न गर्नुहोस्ampले डिजाइन बटन। पूर्व चयन गर्नुहोस्ampले डिजाइन डाइरेक्टरी विन्डो देखिन्छ।
10. यदि तपाइँ डिजाइन परिमार्जन गर्न चाहनुहुन्छ भने पूर्वampले डाइरेक्टरी मार्ग वा पूर्वनिर्धारितबाट नाम (alt_e25_f_0_example_design), नयाँ मार्गमा ब्राउज गर्नुहोस् र नयाँ डिजाइन पूर्व टाइप गर्नुहोस्ampले डाइरेक्टरी नाम (ample_dir>)।
11. ठीक क्लिक गर्नुहोस्।

1.2.1. डिजाइन पूर्वampमापदण्डहरू
तालिका १। पूर्व मा प्यारामिटरहरूampले डिजाइन ट्याब

प्यारामिटर	विवरण
Exampले डिजाइन	उपलब्ध पूर्वampले आईपी प्यारामिटर सेटिङहरूको लागि डिजाइन। केवल एकल च्यानल पूर्वampले डिजाइन यो आईपी को लागी समर्थित छ।
Exampले डिजाइन Files	द fileविभिन्न विकास चरणको लागि उत्पन्न गर्न। • सिमुलेशन - आवश्यक उत्पन्न गर्दछ fileपूर्व अनुकरणको लागि sampले डिजाइन। • संश्लेषण - संश्लेषण उत्पन्न गर्दछ files यी प्रयोग गर्नुहोस् fileहार्डवेयर परीक्षणको लागि इन्टेल क्वार्टस प्राइम प्रो संस्करण सफ्टवेयरमा डिजाइन कम्पाइल गर्न र स्थिर समय विश्लेषण गर्न।
उत्पन्न गर्नुहोस् File ढाँचा	RTL को ढाँचा fileसिमुलेशनका लागि s - Verilog।
बोर्ड चयन गर्नुहोस्	डिजाइन कार्यान्वयनको लागि समर्थित हार्डवेयर। जब तपाइँ एक Intel FPGA विकास बोर्ड चयन गर्नुहुन्छ, यन्त्र AGIB027R31B1E2VRO डिजाइन पूर्वको लागि लक्षित यन्त्रको रूपमा प्रयोग गर्नुहोस्।ampले पुस्ता। Agilex I-series Transceiver-SoC Dev Kit: यो विकल्पले तपाईंलाई डिजाइन पूर्व परीक्षण गर्न अनुमति दिन्छampचयन गरिएको Intel FPGA IP विकास किटमा। यो विकल्पले स्वचालित रूपमा AGIB027R31B1E2VRO को लक्ष्य उपकरण चयन गर्दछ। यदि तपाइँको बोर्ड संशोधन फरक उपकरण ग्रेड छ भने, तपाइँ लक्षित उपकरण परिवर्तन गर्न सक्नुहुन्छ। कुनै पनि छैन: यो विकल्पले डिजाइन पूर्वका लागि हार्डवेयर पक्षहरू समावेश गर्दैनample।

१.३। टाइल उत्पन्न गर्दै Files

समर्थन-तर्क जेनेरेसन एक पूर्व-संश्लेषण चरण हो जुन टाइल-सम्बन्धित उत्पन्न गर्न प्रयोग गरिन्छ। fileसिमुलेशन र हार्डवेयर डिजाइनको लागि आवश्यक छ। टाइल उत्पादन सबैको लागि आवश्यक छ
F-टाइल आधारित डिजाइन सिमुलेशन। तपाईंले सिमुलेशन अघि यो चरण पूरा गर्नुपर्छ।

1. कमाण्ड प्रम्प्टमा, तपाईंको पूर्वको compilation_test_design फोल्डरमा नेभिगेट गर्नुहोस्ampले डिजाइन: सीडी /compilation_test_design।
2. निम्न आदेश चलाउनुहोस्: quartus_tlg alt_eth_25g

१.४। F-tile 1.4G इथरनेट Intel FPGA IP डिजाइन अनुकरण गर्दै 
Exampले टेस्टबेन्च
तपाइँ कमाण्ड प्रम्प्टबाट सिमुलेशन स्क्रिप्ट चलाएर डिजाइन कम्पाइल र अनुकरण गर्न सक्नुहुन्छ।

1. आदेश प्रम्प्टमा, testbench सिमुलेटिंग कार्य निर्देशिका परिवर्तन गर्नुहोस्: cdample_dir>/ex_25g/sim।
2. IP सेटअप सिमुलेशन चलाउनुहोस्: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

तालिका ३. टेस्टबेन्च अनुकरण गर्ने चरणहरू

सिमुलेटर	निर्देशनहरू
VCS*	आदेश लाइनमा, टाइप गर्नुहोस् sh run_vcs.sh
QuestaSim*	आदेश रेखामा, टाइप गर्नुहोस् vsim -do run_vsim.do -logfile vsim.log यदि तपाइँ QuestaSim GUI ल्याई बिना अनुकरण गर्न चाहनुहुन्छ भने, टाइप गर्नुहोस् vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcelium*	आदेश लाइनमा, टाइप गर्नुहोस् sh run_xcelium.sh

एक सफल सिमुलेशन निम्न सन्देश संग समाप्त हुन्छ:
सिमुलेशन पास भयो। वा Testbench पूरा।
सफल समापन पछि, तपाईं परिणाम विश्लेषण गर्न सक्नुहुन्छ।
१.५ डिजाइन कम्पाइल र कन्फिगर गर्दै पूर्वample हार्डवेयर मा
25G इथरनेट इंटेल FPGA IP कोर प्यारामिटर सम्पादकले तपाईंलाई डिजाइन पूर्व कम्पाइल र कन्फिगर गर्न अनुमति दिन्छ।ampलक्ष्य विकास किटमा।

एक डिजाइन कम्पाइल र कन्फिगर गर्न पूर्वampहार्डवेयरमा, यी चरणहरू पालना गर्नुहोस्:

1. Intel Quartus Prime Pro Edition सफ्टवेयर लन्च गर्नुहोस् र डिजाइन कम्पाइल गर्न प्रोसेसिङ ➤ स्टार्ट कम्पाइलेशन चयन गर्नुहोस्।
2. तपाईंले SRAM वस्तु उत्पन्न गरेपछि file .sof, हार्डवेयर डिजाइन पूर्व प्रोग्राम गर्न यी चरणहरू पालना गर्नुहोस्ampLe Intel Agilex उपकरणमा:
   a उपकरण मेनुमा, प्रोग्रामर क्लिक गर्नुहोस्।
   b प्रोग्रामरमा, हार्डवेयर सेटअपमा क्लिक गर्नुहोस्।
   ग प्रोग्रामिङ उपकरण चयन गर्नुहोस्।
   d तपाईंको इंटेल क्वार्टस प्राइम प्रो संस्करण सत्रमा Intel Agilex बोर्ड चयन गर्नुहोस् र थप्नुहोस्।
   e निश्चित गर्नुहोस् कि मोड J मा सेट गरिएको छTAG.
   f Intel Agilex उपकरण चयन गर्नुहोस् र उपकरण थप्नुहोस् क्लिक गर्नुहोस्। प्रोग्रामरले देखाउँछ
   तपाईंको बोर्डमा यन्त्रहरू बीचको जडानहरूको ब्लक रेखाचित्र।
   g तपाईंको .sof सँग पङ्क्तिमा, .sof को लागि बाकस जाँच गर्नुहोस्।
   h। कार्यक्रम/कन्फिगर स्तम्भमा बक्स जाँच गर्नुहोस्।
   i सुरु क्लिक गर्नुहोस्।

१.६। F-tile 1.6G इथरनेट Intel FPGA IP हार्डवेयर डिजाइन पूर्व परीक्षण गर्दैample
तपाईंले F-tile 25G Ethernet Intel FPGA IP कोर डिजाइन पूर्व कम्पाइल गरेपछिample र यसलाई तपाइँको Intel Agilex उपकरणमा कन्फिगर गर्नुहोस्, तपाइँ IP कोर प्रोग्राम गर्न प्रणाली कन्सोल प्रयोग गर्न सक्नुहुन्छ।
प्रणाली कन्सोल खोल्न र हार्डवेयर डिजाइन पूर्व परीक्षण गर्नample, यी चरणहरू पालना गर्नुहोस्:

1. Intel Quartus Prime Pro Edition सफ्टवेयरमा, Tools ➤ System चयन गर्नुहोस्
   डिबगिङ उपकरण ➤ प्रणाली कन्सोल सुरु गर्न प्रणाली कन्सोल।
2. Tcl कन्सोल फलकमा, / hardware_test_design/hwtest मा डाइरेक्टरी परिवर्तन गर्न cd hwtest टाइप गर्नुहोस्।
3. J मा जडान खोल्न स्रोत main.tcl टाइप गर्नुहोस्TAG मास्टर

डिजाइन पूर्वको हार्डवेयर परीक्षण खण्डमा परीक्षण प्रक्रिया पालना गर्नुहोस्ample र प्रणाली कन्सोलमा परीक्षण परिणामहरू अवलोकन गर्नुहोस्।

F-tile 25G इथरनेट डिजाइन पूर्वampLe Intel Agilex उपकरणहरूको लागि

F-tile 25G इथरनेट डिजाइन पूर्वample ले 25G इथरनेट Intel FPGA IP कोर प्रयोग गरेर Intel Agilex उपकरणहरूको लागि इथरनेट समाधान प्रदर्शन गर्दछ।
डिजाइन पूर्व उत्पन्न गर्नुहोस्ampले पूर्व बाटample 25G इथरनेट Intel FPGA IP प्यारामिटर सम्पादकको डिजाइन ट्याब। तपाईं पनि साथ वा बिना डिजाइन उत्पन्न गर्न छनौट गर्न सक्नुहुन्छ
Reed-Solomon Forward Error Correction (RS-FEC) सुविधा।
2.1. सुविधाहरू

• 25G मा सञ्चालन हुने एकल इथरनेट च्यानललाई समर्थन गर्दछ।
• डिजाइन पूर्व उत्पन्न गर्दछampRS-FEC सुविधाको साथमा।
• testbench र सिमुलेशन लिपि प्रदान गर्दछ।
• आईपी ​​कन्फिगरेसनमा आधारित F-टाइल सन्दर्भ र प्रणाली PLL घडीहरू Intel FPGA IP इन्स्ट्यान्टियट गर्दछ।

१.१। हार्डवेयर र सफ्टवेयर आवश्यकताहरू
Intel ले डिजाइन पूर्व परीक्षण गर्न निम्न हार्डवेयर र सफ्टवेयर प्रयोग गर्दछampलिनक्स प्रणालीमा:

• इंटेल क्वार्टस प्राइम प्रो संस्करण सफ्टवेयर।
• Siemens* EDA QuestaSim, Synopsys* VCS, र Cadence Xcelium सिम्युलेटर।
• हार्डवेयर परीक्षणको लागि Intel Agilex I-श्रृंखला ट्रान्ससिभर-SoC विकास किट (AGIB027R31B1E2VRO)।

2.3. कार्यात्मक विवरण
F-tile 25G इथरनेट डिजाइन पूर्वample MAC+PCS+PMA कोर भेरियन्ट समावेश गर्दछ। निम्न ब्लक रेखाचित्रहरूले F-tile 25G इथरनेट डिजाइन पूर्वमा MAC+PCS+PMA कोर भेरियन्टको डिजाइन कम्पोनेन्टहरू र शीर्ष-स्तर संकेतहरू देखाउँछन्।ample।
चित्र १। ब्लक रेखाचित्र — F-tile 25G इथरनेट डिजाइन पूर्वample (MAC+PCS+PMA कोर संस्करण)

२.३.१। डिजाइन अवयवहरू
तालिका १। डिजाइन अवयवहरू

कम्पोनेन्ट	विवरण
F-tile 25G इथरनेट Intel FPGA IP	निम्न कन्फिगरेसनको साथ MAC, PCS, र ट्रान्सीभर PHY समावेश गर्दछ: • कोर संस्करण: MAC+PCS+PMA • प्रवाह नियन्त्रण सक्षम गर्नुहोस्: ऐच्छिक • लिङ्क त्रुटि उत्पादन सक्षम गर्नुहोस्: ऐच्छिक • प्रस्तावना पासथ्रु सक्षम गर्नुहोस्: ऐच्छिक • तथ्याङ्क सङ्कलन सक्षम गर्नुहोस्: ऐच्छिक • MAC तथ्याङ्क काउन्टरहरू सक्षम पार्नुहोस्: ऐच्छिक • सन्दर्भ घडी आवृत्ति: ३ डिजाइन को लागी पूर्वampRS-FEC सुविधाको साथमा, निम्न अतिरिक्त प्यारामिटर कन्फिगर गरिएको छ: • RS-FEC सक्षम गर्नुहोस्: ऐच्छिक
F-Tile सन्दर्भ र प्रणाली PLL घडी Intel FPGA IP	F-Tile सन्दर्भ र प्रणाली PLL घडीहरू Intel FPGA IP प्यारामिटर सम्पादक सेटिङहरू F-tile 25G इथरनेट Intel FPGA IP को आवश्यकताहरूसँग पङ्क्तिबद्ध छन्। यदि तपाइँ डिजाइन उत्पन्न गर्नुहुन्छ भने पूर्वampले प्रयोग गर्दै पूर्व उत्पन्न गर्नुहोस्ampले डिजाइन IP प्यारामिटर सम्पादकमा बटन, IP स्वचालित रूपमा इन्स्ट्यान्टियट हुन्छ। यदि तपाइँ तपाइँको आफ्नै डिजाइन पूर्वampले, तपाईंले म्यानुअल रूपमा यो आईपी इन्स्ट्यान्टियट गर्नुपर्छ र सबै I/O पोर्टहरू जडान गर्नुपर्छ। यस आईपी बारे जानकारीको लागि, सन्दर्भ गर्नुहोस् F-Tile आर्किटेक्चर र PMA र FEC प्रत्यक्ष PHY IP प्रयोगकर्ता गाइड.
ग्राहक तर्क	समावेश छ: • ट्राफिक जेनेरेटर, जसले प्रसारणको लागि 25G इथरनेट इन्टेल FPGA IP कोरमा बर्स्ट प्याकेटहरू उत्पन्न गर्दछ। • ट्राफिक मोनिटर, जसले 25G इथरनेट इन्टेल FPGA IP कोरबाट आउने बर्स्ट प्याकेटहरू निगरानी गर्दछ।
स्रोत र अनुसन्धान	स्रोत र प्रोब संकेतहरू, प्रणाली रिसेट इनपुट संकेत सहित, जुन तपाईंले डिबगिङको लागि प्रयोग गर्न सक्नुहुन्छ।

सम्बन्धित जानकारी
F-Tile आर्किटेक्चर र PMA र FEC प्रत्यक्ष PHY IP प्रयोगकर्ता गाइड

सिमुलेशन

टेस्टबेन्चले आईपी कोरको माध्यमबाट ट्राफिक पठाउँछ, ट्रान्समिट साइड र आईपी कोरको साइड रिसिभ गर्ने।
२.३.१। टेस्टबेन्च
चित्र 6. F-tile 25G इथरनेट इंटेल FPGA IP डिजाइन पूर्व को ब्लक रेखाचित्रampले सिमुलेशन टेस्टबेन्च

तालिका 5. Testbench अवयवहरू

कम्पोनेन्ट	विवरण
परीक्षण अन्तर्गत उपकरण (DUT)	25G इथरनेट इंटेल FPGA IP कोर।
इथरनेट प्याकेट जेनरेटर र प्याकेट मनिटर	• प्याकेट जनरेटरले फ्रेमहरू उत्पन्न गर्दछ र DUT मा प्रसारण गर्दछ। • प्याकेट मनिटरले TX र RX डेटापाथहरू निगरानी गर्दछ र सिम्युलेटर कन्सोलमा फ्रेमहरू प्रदर्शन गर्दछ।
F-Tile सन्दर्भ र प्रणाली PLL घडी Intel FPGA IP	ट्रान्सीभर र प्रणाली PLL सन्दर्भ घडीहरू उत्पन्न गर्दछ।

२.४.२। सिमुलेशन डिजाइन पूर्वampकम्पोनेन्टहरू
तालिका 6. F-tile 25G इथरनेट डिजाइन पूर्वampले टेस्टबेन्च File विवरणहरू

File नाम	विवरण
Testbench र सिमुलेशन Files
आधारभूत_avl_tb_top.v	शीर्ष स्तरको टेस्टबेन्च file। टेस्टबेन्चले DUT लाई इन्स्ट्यान्टियट गर्छ, Avalon® मेमोरी-म्याप गरिएको कन्फिगरेसन डिजाइन कम्पोनेन्टहरू र क्लाइन्ट तर्कमा प्रदर्शन गर्दछ, र 25G इथरनेट Intel FPGA IP मा वा बाट प्याकेट पठाउँछ र प्राप्त गर्दछ।
Testbench लिपिहरू
जारी…

File नाम	विवरण
run_vsim.do	Testbench चलाउनको लागि ModelSim लिपि।
run_vcs.sh	टेस्टबेन्च चलाउनको लागि Synopsys VCS लिपि।
run_xcelium.sh	टेस्टबेन्च चलाउनको लागि Cadence Xcelium लिपि।

२.४.३। टेस्ट केस
सिमुलेशन परीक्षण केसले निम्न कार्यहरू गर्दछ:

1. F-tile 25G Ethernet Intel FPGA IP र F-Tile सन्दर्भ र प्रणाली PLL घडीहरू Intel FPGA IP लाई इन्स्ट्यान्टियट गर्छ।
2. RX घडी र PHY स्थिति संकेत मिलाउन पर्खन्छ।
3. PHY स्थिति छाप्छ।
4. पठाउँछ र 10 मान्य डाटा प्राप्त गर्दछ।
5. नतिजाहरू विश्लेषण गर्दछ। सफल testbench ले "Testbench पूरा" देखाउँछ।

निम्न एसample आउटपुट एक सफल सिमुलेशन परीक्षण रन चित्रण गर्दछ:

संकलन

कम्पाइलिङ र डिजाइन पूर्व कन्फिगर गर्ने प्रक्रिया पालना गर्नुहोस्ampले डिजाइन कम्पाइल र कन्फिगर गर्न हार्डवेयरमा पूर्वampले चयन गरिएको हार्डवेयरमा।
तपाईंले संकलन-मात्र डिजाइन पूर्व प्रयोग गरेर स्रोत उपयोग र Fmax अनुमान गर्न सक्नुहुन्छample। तपाईले आफ्नो डिजाइनलाई स्टार्ट कम्पाइलेशन कमाण्ड प्रयोग गरेर कम्पाइल गर्न सक्नुहुन्छ
इन्टेल क्वार्टस प्राइम प्रो संस्करण सफ्टवेयरमा प्रशोधन मेनु। एक सफल संकलनले संकलन रिपोर्ट सारांश उत्पन्न गर्दछ।
थप जानकारीको लागि, इन्टेल क्वार्टस प्राइम प्रो संस्करण प्रयोगकर्ता गाइडमा डिजाइन संकलनलाई सन्दर्भ गर्नुहोस्।
सम्बन्धित जानकारी

• डिजाइन कम्पाइल र कन्फिगर गर्दै पूर्वampपृष्ठ 7 मा हार्डवेयरमा
• इंटेल क्वार्टस प्राइम प्रो संस्करण प्रयोगकर्ता गाइडमा डिजाइन संकलन

२.६ हार्डवेयर परीक्षण
हार्डवेयर डिजाइन मा पूर्वampले, तपाईले IP कोरलाई आन्तरिक सिरियल लुपब्याक मोडमा प्रोग्राम गर्न सक्नुहुन्छ र ट्रान्समिट साइडमा ट्राफिक उत्पन्न गर्न सक्नुहुन्छ जुन रिसिभ साइड मार्फत फिर्ता हुन्छ।
डिजाइन पूर्व परीक्षण गर्न प्रदान गरिएको सम्बन्धित जानकारी लिङ्कमा प्रक्रिया पालना गर्नुहोस्ampले चयन गरिएको हार्डवेयरमा।
सम्बन्धित जानकारी
F-tile 25G इथरनेट Intel FPGA IP हार्डवेयर डिजाइन पूर्व परीक्षण गर्दैampपृष्ठ 8 मा
Test. परीक्षण प्रक्रिया
डिजाइन पूर्व परीक्षण गर्न यी चरणहरू पालना गर्नुहोस्ampहार्डवेयर मा le:

1. तपाईंले यस डिजाइनको लागि हार्डवेयर परीक्षण चलाउनु अघि पूर्वampले, तपाईंले प्रणाली रिसेट गर्नुपर्छ:
   a उपकरणमा क्लिक गर्नुहोस् ➤ पूर्वनिर्धारित स्रोत र प्रोब GUI को लागि इन-सिस्टम स्रोत र अनुसन्धान सम्पादक उपकरण।
   b रिसेटहरू लागू गर्न 3 देखि 0 सम्म प्रणाली रिसेट संकेत (स्रोत [7:8]) टगल गर्नुहोस् र प्रणालीलाई रिसेट अवस्थाबाट रिलिज गर्न प्रणाली रिसेट संकेतलाई 7 मा फर्काउनुहोस्।
   ग प्रोब संकेतहरू निगरानी गर्नुहोस् र स्थिति मान्य छ भनेर सुनिश्चित गर्नुहोस्।
2. प्रणाली कन्सोलमा, hwtest फोल्डरमा नेभिगेट गर्नुहोस् र आदेश चलाउनुहोस्: स्रोत main.tcl J चयन गर्न।TAG मास्टर पूर्वनिर्धारित रूपमा, पहिलो जेTAG जे मा मास्टरTAG चेन चयन गरिएको छ। जे चयन गर्नTAG Intel Agilex उपकरणहरूको लागि मास्टर, यो आदेश चलाउनुहोस्: set_jtag <number of appropriate JTAG मास्टर>। उदाहरणample: set_jtag 1.
3. सिरियल लुपब्याक परीक्षण सुरु गर्न प्रणाली कन्सोलमा निम्न आदेशहरू चलाउनुहोस्:

तालिका 7. आदेश प्यारामिटरहरू

प्यारामिटर	विवरण	Example उपयोग
chkphy_status	घडी फ्रिक्वेन्सी र PHY लक स्थिति प्रदर्शन गर्दछ।	% chkphy_status 0 # लिङ्क ० को स्थिति जाँच गर्नुहोस्
chkmac_stats	MAC तथ्याङ्क काउन्टरहरूमा मानहरू प्रदर्शन गर्दछ।	% chkmac_stats 0 # लिङ्क 0 को म्याक तथ्याङ्क काउन्टर जाँच गर्दछ
clear_all_stats	IP कोर तथ्याङ्क काउन्टरहरू खाली गर्दछ।	% clear_all_stats 0 # लिङ्क 0 को तथ्याङ्क काउन्टर खाली गर्दछ
start_gen	प्याकेट जनरेटर सुरु हुन्छ।	% start_gen 0 # लिङ्क ० मा प्याकेट उत्पादन सुरु गर्नुहोस्
stop_gen	प्याकेट जनरेटर रोक्छ।	% stop_gen 0 # लिङ्क ० मा प्याकेट उत्पादन रोक्नुहोस्
loop_on	आन्तरिक सिरियल लुपब्याक खोल्छ।	% loop_on 0 # लिङ्क ० मा आन्तरिक लुपब्याक खोल्नुहोस्
loop_off	आन्तरिक सिरियल लुपब्याक बन्द गर्छ।	% loop_off 0 # लिङ्क ० मा आन्तरिक लुपब्याक बन्द गर्नुहोस्
reg_read	मा आईपी कोर दर्ता मान फर्काउँछ ।	% reg_read 0x402 # लिङ्क ० को ठेगाना 402 मा IP CSR दर्ता पढ्नुहोस्
reg_write	लेख्छन् ठेगानामा आईपी कोर दर्ता गर्न ।	% reg_write 0x401 0x1 # 0x1 लाई IP CSR स्क्र्याच दर्ता ० को लिङ्क ० को ठेगानामा लेख्नुहोस्

a loop_on टाइप गर्नुहोस् आन्तरिक सिरियल लुपब्याक मोड खोल्न।
b chkphy_status टाइप गर्नुहोस् PHY को स्थिति जाँच गर्न। TXCLK, RXCLK, र RX स्थिति स्थिर लिङ्कको लागि तल देखाइएको समान मानहरू हुनुपर्छ:

ग clear_all_stats टाइप गर्नुहोस् TX र RX तथ्याङ्क दर्ताहरू खाली गर्न।
d start_gen टाइप गर्नुहोस् प्याकेट उत्पादन सुरु गर्न।
e stop_gen टाइप गर्नुहोस् प्याकेट उत्पादन रोक्न।
f chkmac_stats टाइप गर्नुहोस् TX र RX तथ्याङ्क काउन्टरहरू पढ्न। त्यो निश्चित गर:
i प्रसारित प्याकेट फ्रेमहरू प्राप्त प्याकेट फ्रेमहरूसँग मेल खान्छ।
ii कुनै त्रुटि फ्रेमहरू प्राप्त छैनन्।
g लुप_अफ टाइप गर्नुहोस् आन्तरिक सिरियल लुपब्याक बन्द गर्न।
चित्र १। Sample परीक्षण आउटपुट - TX र RX तथ्याङ्क काउन्टरहरू

F-tile 25G इथरनेट FPGA IP डिजाइन पूर्वको लागि कागजात संशोधन इतिहासampले प्रयोगकर्ता गाइड

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तनहरू
2022.10.14	22.3	1.0.0	प्रारम्भिक रिलीज।

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।
ISO
००:०५
दर्ता गरियो

अनलाइन संस्करण
प्रतिक्रिया पठाउनुहोस्
ID: 750200
संस्करण: 2022.10.14

कागजातहरू / स्रोतहरू

intel F-Tile 25G इथरनेट FPGA IP डिजाइन पूर्वample [pdf] प्रयोगकर्ता गाइड F-Tile 25G इथरनेट FPGA IP डिजाइन पूर्वample, F-Tile 25G, F-Tile 25G इथरनेट FPGA, FPGA IP डिजाइन पूर्वampले, आईपी डिजाइन पूर्वampले, १०

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका