FPGA IP
डिझाईन माजीampवापरकर्ता मार्गदर्शक
F-Tile 25G इथरनेट इंटेल®
Intel® Quartus® साठी अपडेट केले
प्राइम डिझाईन सूट: 22.3
IP आवृत्ती: 1.0.0

द्रुत प्रारंभ मार्गदर्शक

Intel Agilex™ उपकरणांसाठी F-tile 25G इथरनेट इंटेल FPGA IP डिझाइन एक्स व्युत्पन्न करण्याची क्षमता प्रदान करतेampनिवडलेल्या कॉन्फिगरेशनसाठी les.
आकृती 1. डिझाइन उदाample वापर

निर्देशिका संरचना

आकृती 2. 25G इथरनेट इंटेल एफपीजीए आयपी डिझाइन उदाample निर्देशिका संरचना

• अनुकरण files (केवळ सिम्युलेशनसाठी टेस्टबेंच) मध्ये स्थित आहेतample_dir>/उदाample_testbench.
• संकलन-केवळ डिझाइन माजीample मध्ये स्थित आहेample_dir>/ compilation_test_design.
• हार्डवेअर कॉन्फिगरेशन आणि चाचणी files (डिझाईन उदाample in hardware) मध्ये स्थित आहेतample_dir>/hardware_test_design.

तक्ता 1. निर्देशिका आणि File वर्णने

File नावे	वर्णन
eth_ex_25g.qpf	इंटेल क्वार्टस® प्राइम प्रकल्प file.
eth_ex_25g.qsf	इंटेल क्वार्टस प्राइम प्रोजेक्ट सेटिंग्ज file.
eth_ex_25g.sdc	Synopsys डिझाइन मर्यादा file. आपण हे कॉपी आणि सुधारित करू शकता file तुमच्या स्वतःच्या 25GbE Intel FPGA IP कोर डिझाइनसाठी.
eth_ex_25g.v	उच्च-स्तरीय व्हेरिलॉग एचडीएल डिझाइन उदाample file. सिंगल-चॅनेल डिझाइन व्हेरिलॉग वापरते file.
सामान्य/	हार्डवेअर डिझाइन उदाampले समर्थन files.
hwtest/main.tcl	मुख्य file सिस्टम कन्सोलमध्ये प्रवेश करण्यासाठी.

डिझाइन तयार करणे उदाample

आकृती 4. Exampएफ-टाइल 25G इथरनेट इंटेल एफपीजीए आयपी पॅरामीटर एडिटरमध्ये ले डिझाईन टॅब

हार्डवेअर डिझाइन एक्स व्युत्पन्न करण्यासाठी या चरणांचे अनुसरण कराample आणि testbench:

1. इंटेल क्वार्टस प्राइम प्रो एडिशनमध्ये, क्लिक करा File ➤ नवीन क्वार्टस प्राइम प्रोजेक्ट तयार करण्यासाठी नवीन प्रोजेक्ट विझार्ड, किंवा File ➤ विद्यमान क्वार्टस प्राइम प्रकल्प उघडण्यासाठी प्रकल्प उघडा. विझार्ड आपल्याला डिव्हाइस निर्दिष्ट करण्यास सूचित करतो.
2. IP कॅटलॉगमध्ये, Agilex साठी 25G इथरनेट इंटेल FPGA IP शोधा आणि निवडा. नवीन IP भिन्नता विंडो दिसेल.
3. तुमच्या IP भिन्नतेसाठी उच्च-स्तरीय नाव निर्दिष्ट करा आणि ओके क्लिक करा. पॅरामीटर एडिटर उच्च-स्तरीय .ip जोडतो file वर्तमान प्रकल्पास स्वयंचलितपणे. तुम्हाला स्वहस्ते .ip जोडण्यासाठी सूचित केले असल्यास file प्रोजेक्टमध्ये, प्रोजेक्ट ➤ जोडा/काढा वर क्लिक करा Files जोडण्यासाठी प्रकल्पात file.
4. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये, तुम्ही डिव्‍हाइस फील्‍डमध्‍ये एक विशिष्‍ट इंटेल एजिलेक्‍स डिव्‍हाइस निवडणे आवश्‍यक आहे किंवा इंटेल क्‍वार्टस प्राइम सॉफ्टवेअरने प्रस्‍तावित केलेले डिफॉल्‍ट डिव्‍हाइस ठेवावे.
   टीप: हार्डवेअर डिझाइन उदाample लक्ष्य बोर्डवरील डिव्हाइससह निवड अधिलिखित करते. तुम्ही डिझाईन एक्सच्या मेनूमधून लक्ष्य बोर्ड निर्दिष्ट कराampमाजी मध्ये le पर्यायample डिझाइन टॅब.
5. ओके क्लिक करा. पॅरामीटर एडिटर दिसेल.
6. आयपी टॅबवर, तुमच्या आयपी कोर व्हेरिएशनसाठी पॅरामीटर्स निर्दिष्ट करा.
7. माजी वरample डिझाइन टॅब, उदाampले डिझाइन Files, टेस्टबेंच जनरेट करण्यासाठी सिम्युलेशन पर्याय निवडा आणि हार्डवेअर डिझाइन तयार करण्यासाठी सिंथेसिस पर्याय निवडाampले फक्त व्हेरिलॉग एचडीएल files व्युत्पन्न होतात.
   टीप: कार्यात्मक VHDL IP कोर उपलब्ध नाही. तुमच्या आयपी कोअर डिझाइनसाठी फक्त व्हेरिलॉग एचडीएल निर्दिष्ट कराampले
8. टार्गेट डेव्हलपमेंट किटसाठी, Agilex I-Series Transceiver-SoC Dev Kit निवडा.
9. Generate Ex वर क्लिक कराampले डिझाईन बटण. निवडा माजीampले डिझाईन डिरेक्टरी विंडो दिसेल.
10. जर तुम्हाला डिझाइनमध्ये बदल करायचे असतील तर माजीample निर्देशिका पथ किंवा डिफॉल्टमधून नाव प्रदर्शित केले आहे (alt_e25_f_0_example_design), नवीन पथ ब्राउझ करा आणि नवीन डिझाइन ex टाइप कराampले डिरेक्टरी नाव (ample_dir>).
11. ओके क्लिक करा.

1.2.1. डिझाईन उदाampले पॅरामीटर्स
तक्ता 2. उदा. मधील पॅरामीटर्सampले डिझाईन टॅब

पॅरामीटर	वर्णन
Exampले डिझाइन	उपलब्ध माजीample IP पॅरामीटर सेटिंग्जसाठी डिझाइन. फक्त एकल-चॅनेल माजीampया IP साठी le डिझाइन समर्थित आहे.
Exampले डिझाइन Files	द files विविध विकास टप्प्यासाठी व्युत्पन्न करण्यासाठी. • सिम्युलेशन—आवश्यकता निर्माण करते fileमाजी अनुकरण करण्यासाठी sampले डिझाइन. • संश्लेषण - संश्लेषण निर्माण करते files ह्यांचा वापर करा fileहार्डवेअर चाचणीसाठी इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये डिझाइन संकलित करणे आणि स्थिर वेळेचे विश्लेषण करणे.
निर्माण करा File स्वरूप	RTL चे स्वरूप fileसिम्युलेशनसाठी s — व्हेरिलॉग.
बोर्ड निवडा	डिझाइन अंमलबजावणीसाठी समर्थित हार्डवेअर. जेव्हा तुम्ही इंटेल FPGA डेव्हलपमेंट बोर्ड निवडता तेव्हा डिझाईन एक्ससाठी टार्गेट डिव्हाइस म्हणून AGIB027R31B1E2VRO डिव्हाइस वापराample पिढी. Agilex I-series Transceiver-SoC Dev Kit: हा पर्याय तुम्हाला डिझाईनची चाचणी घेण्यास अनुमती देतोampनिवडलेल्या इंटेल एफपीजीए आयपी डेव्हलपमेंट किटवर. हा पर्याय स्वयंचलितपणे AGIB027R31B1E2VRO चे लक्ष्य डिव्हाइस निवडतो. तुमच्या बोर्ड रिव्हिजनमध्ये भिन्न डिव्हाइस ग्रेड असल्यास, तुम्ही लक्ष्य डिव्हाइस बदलू शकता. काहीही नाही: हा पर्याय डिझाइन एक्ससाठी हार्डवेअर पैलू वगळतोampले

१.३. टाइल निर्माण करत आहे Files

सपोर्ट-लॉजिक जनरेशन ही एक पूर्व-संश्लेषण पायरी आहे जी टाइल-संबंधित जनरेट करण्यासाठी वापरली जाते. fileसिम्युलेशन आणि हार्डवेअर डिझाइनसाठी आवश्यक आहे. टाइल निर्मिती सर्वांसाठी आवश्यक आहे
एफ-टाइल आधारित डिझाइन सिम्युलेशन. सिम्युलेशन करण्यापूर्वी तुम्ही ही पायरी पूर्ण करणे आवश्यक आहे.

1. कमांड प्रॉम्प्टवर, तुमच्या माजी मधील compilation_test_design फोल्डरवर नेव्हिगेट कराampले डिझाइन: सीडी /compilation_test_design.
2. खालील आदेश चालवा: quartus_tlg alt_eth_25g

१.४. F-tile 1.4G इथरनेट इंटेल FPGA IP डिझाइनचे अनुकरण करणे 
Exampले टेस्टबेंच
तुम्ही कमांड प्रॉम्प्टवरून सिम्युलेशन स्क्रिप्ट चालवून डिझाइनचे संकलन आणि अनुकरण करू शकता.

1. कमांड प्रॉम्प्टवर, टेस्टबेंच सिम्युलेटिंग वर्किंग डिरेक्टरी बदला: cdample_dir>/ex_25g/sim.
2. IP सेटअप सिम्युलेशन चालवा:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

तक्ता 3. टेस्टबेंचचे अनुकरण करण्यासाठी पायऱ्या

सिम्युलेटर	सूचना
VCS*	कमांड लाइनमध्ये sh run_vcs.sh टाइप करा
Questasim*	कमांड लाइनमध्ये, vsim -do run_vsim.do -log टाइप कराfile vsim.log तुम्ही QuestaSim GUI न आणता अनुकरण करण्यास प्राधान्य दिल्यास, vsim -c -do run_vsim.do -log टाइप करा.file vsim.log
कॅडन्स -एक्सेलियम*	कमांड लाइनमध्ये sh run_xcelium.sh टाइप करा

यशस्वी सिम्युलेशन खालील संदेशासह समाप्त होते:
सिम्युलेशन उत्तीर्ण. किंवा टेस्टबेंच पूर्ण.
यशस्वीरित्या पूर्ण झाल्यानंतर, आपण परिणामांचे विश्लेषण करू शकता.
1.5. डिझाइन संकलित करणे आणि कॉन्फिगर करणे उदाampहार्डवेअर मध्ये le
25G इथरनेट इंटेल एफपीजीए आयपी कोर पॅरामीटर एडिटर तुम्हाला डिझाइन कंपाईल आणि कॉन्फिगर करण्याची परवानगी देतो.ampलक्ष्य विकास किट वर.

डिझाइन संकलित आणि कॉन्फिगर करण्यासाठी उदाampहार्डवेअरवर, या चरणांचे अनुसरण करा:

1. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर लाँच करा आणि डिझाइन संकलित करण्यासाठी प्रोसेसिंग ➤ प्रारंभ संकलन निवडा.
2. तुम्ही SRAM ऑब्जेक्ट व्युत्पन्न केल्यानंतर file .sof, हार्डवेअर डिझाइन एक्स प्रोग्राम करण्यासाठी या चरणांचे अनुसरण कराampइंटेल एजिलेक्स डिव्हाइसवर:
   a टूल्स मेनूवर, प्रोग्रामर क्लिक करा.
   b प्रोग्रामरमध्ये, हार्डवेअर सेटअप वर क्लिक करा.
   c प्रोग्रामिंग डिव्हाइस निवडा.
   d तुमच्या Intel Quartus Prime Pro Edition सत्रात Intel Agilex बोर्ड निवडा आणि जोडा.
   e मोड J वर सेट केल्याची खात्री कराTAG.
   f Intel Agilex डिव्हाइस निवडा आणि डिव्हाइस जोडा क्लिक करा. प्रोग्रामर दाखवतो
   तुमच्या बोर्डवरील उपकरणांमधील कनेक्शनचा ब्लॉक आकृती.
   g तुमच्या .sof सह पंक्तीमध्ये, .sof साठी बॉक्स चेक करा.
   h प्रोग्राम/कॉन्फिगर कॉलममधील बॉक्स चेक करा.
   i प्रारंभ क्लिक करा.

१.६. F-tile 1.6G इथरनेट इंटेल FPGA IP हार्डवेअर डिझाइनची चाचणी करत आहेample
तुम्ही F-tile 25G इथरनेट इंटेल FPGA IP कोर डिझाइन संकलित केल्यानंतरample आणि तुमच्या Intel Agilex डिव्हाइसवर कॉन्फिगर करा, तुम्ही IP कोर प्रोग्राम करण्यासाठी सिस्टम कन्सोल वापरू शकता.
सिस्टम कन्सोल चालू करण्यासाठी आणि हार्डवेअर डिझाइनची चाचणी घेण्यासाठी उदाampनंतर, या चरणांचे अनुसरण करा:

1. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये, टूल्स ➤ सिस्टम निवडा
   डीबगिंग टूल्स ➤ सिस्टम कन्सोल लाँच करण्यासाठी सिस्टम कन्सोल.
2. Tcl कन्सोल उपखंडात, / hardware_test_design/hwtest निर्देशिका बदलण्यासाठी cd hwtest टाइप करा.
3. J शी कनेक्शन उघडण्यासाठी स्रोत main.tcl टाइप कराTAG गुरु

डिझाइन एक्सच्या हार्डवेअर चाचणी विभागातील चाचणी प्रक्रियेचे अनुसरण कराample आणि सिस्टम कन्सोलमध्ये चाचणी परिणामांचे निरीक्षण करा.

F-tile 25G इथरनेट डिझाइन उदाampइंटेल एजिलेक्स उपकरणांसाठी le

एफ-टाइल 25G इथरनेट डिझाइन माजीample 25G इथरनेट इंटेल FPGA IP कोर वापरून इंटेल एजिलेक्स उपकरणांसाठी इथरनेट सोल्यूशन प्रदर्शित करते.
डिझाइन तयार करा माजीampमाजी पासून leample 25G इथरनेट इंटेल FPGA IP पॅरामीटर एडिटरचा डिझाईन टॅब. तुम्ही डिझाइनसह किंवा त्याशिवाय तयार करणे देखील निवडू शकता
रीड-सोलोमन फॉरवर्ड एरर करेक्शन (RS-FEC) वैशिष्ट्य.
2.1. वैशिष्ट्ये

• 25G वर कार्यरत सिंगल इथरनेट चॅनेलला सपोर्ट करते.
• डिझाईन व्युत्पन्न करते माजीampRS-FEC वैशिष्ट्यासह le.
• टेस्टबेंच आणि सिम्युलेशन स्क्रिप्ट प्रदान करते.
• आयपी कॉन्फिगरेशनवर आधारित एफ-टाइल संदर्भ आणि सिस्टम पीएलएल घड्याळे इंटेल एफपीजीए आयपी इन्स्टंट करते.

१.१. हार्डवेअर आणि सॉफ्टवेअर आवश्यकता
इंटेल खालील हार्डवेअर आणि सॉफ्टवेअर वापरते डिझाइनची चाचणी करण्यासाठीampलिनक्स सिस्टममध्ये:

• इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर.
• Siemens* EDA QuestaSim, Synopsys* VCS, आणि Cadence Xcelium सिम्युलेटर.
• हार्डवेअर चाचणीसाठी Intel Agilex I-Series Transceiver-SoC विकास किट (AGIB027R31B1E2VRO).

2.3. कार्यात्मक वर्णन
एफ-टाइल 25G इथरनेट डिझाइन माजीample मध्ये MAC+PCS+PMA कोर व्हेरिएंट आहे. खालील ब्लॉक आकृती F-tile 25G इथरनेट डिझाईन मधील MAC+PCS+PMA कोर व्हेरिएंटचे डिझाइन घटक आणि उच्च-स्तरीय सिग्नल दर्शवतात.ampले
आकृती 5. ब्लॉक डायग्राम—एफ-टाइल 25G इथरनेट डिझाइन उदाample (MAC+PCS+PMA कोर व्हेरिएंट)

२.३.१. डिझाइन घटक
तक्ता 4. डिझाइन घटक

घटक	वर्णन
F-tile 25G इथरनेट इंटेल FPGA IP	खालील कॉन्फिगरेशनसह MAC, PCS आणि ट्रान्सीव्हर PHY यांचा समावेश होतो: • मूळ प्रकार: MAC+PCS+PMA • प्रवाह नियंत्रण सक्षम करा: पर्यायी • लिंक फॉल्ट जनरेशन सक्षम करा: पर्यायी • प्रस्तावना पासथ्रू सक्षम करा: पर्यायी • आकडेवारी संकलन सक्षम करा: पर्यायी • MAC आकडेवारी काउंटर सक्षम करा: पर्यायी • संदर्भ घड्याळ वारंवारता: ६९६१७७९७९७७७ डिझाइनसाठी माजीampRS-FEC वैशिष्ट्यासह, खालील अतिरिक्त पॅरामीटर कॉन्फिगर केले आहे: • RS-FEC सक्षम करा: पर्यायी
एफ-टाइल संदर्भ आणि सिस्टम पीएलएल घड्याळे इंटेल एफपीजीए आयपी	F-Tile संदर्भ आणि सिस्टम PLL क्लॉक्स इंटेल FPGA IP पॅरामीटर एडिटर सेटिंग्ज F-tile 25G इथरनेट इंटेल FPGA IP च्या आवश्यकतांनुसार संरेखित करतात. जर तुम्ही डिझाइन व्युत्पन्न केले तर माजीample वापरून उदा निर्माण कराampले डिझाइन आयपी पॅरामीटर एडिटरमधील बटण, आयपी आपोआप त्वरित होतो. आपण आपले स्वतःचे डिझाइन तयार केल्यास माजीampम्हणून, तुम्ही हा IP व्यक्तिचलितपणे इन्स्टंट करणे आणि सर्व I/O पोर्ट कनेक्ट करणे आवश्यक आहे. या IP बद्दल माहितीसाठी, पहा एफ-टाइल आर्किटेक्चर आणि पीएमए आणि एफईसी डायरेक्ट पीएचवाय आयपी वापरकर्ता मार्गदर्शक.
क्लायंट लॉजिक	यांचा समावेश होतो: • ट्रॅफिक जनरेटर, जे ट्रान्समिशनसाठी 25G इथरनेट इंटेल FPGA IP कोरवर बर्स्ट पॅकेट्स व्युत्पन्न करते. • ट्रॅफिक मॉनिटर, जे 25G इथरनेट इंटेल FPGA IP कोर मधून येणार्‍या बर्स्ट पॅकेटचे निरीक्षण करते.
स्रोत आणि तपास	सिस्टम रीसेट इनपुट सिग्नलसह स्त्रोत आणि प्रोब सिग्नल, जे तुम्ही डीबगिंगसाठी वापरू शकता.

संबंधित माहिती
एफ-टाइल आर्किटेक्चर आणि पीएमए आणि एफईसी डायरेक्ट पीएचवाय आयपी वापरकर्ता मार्गदर्शक

अनुकरण

टेस्टबेंच आयपी कोरमधून ट्रॅफिक पाठवते, आयपी कोरच्या ट्रान्समिट साइड आणि रिसीव्ह साइडचा वापर करते.
२.३.१. टेस्टबेंच
आकृती 6. एफ-टाइल 25G इथरनेट इंटेल एफपीजीए आयपी डिझाइन एक्सचा ब्लॉक आकृतीample सिम्युलेशन टेस्टबेंच

तक्ता 5. टेस्टबेंच घटक

घटक	वर्णन
चाचणी अंतर्गत उपकरण (DUT)	25G इथरनेट इंटेल FPGA IP कोर.
इथरनेट पॅकेट जनरेटर आणि पॅकेट मॉनिटर	• पॅकेट जनरेटर फ्रेम्स व्युत्पन्न करतो आणि DUT ला प्रसारित करतो. • पॅकेट मॉनिटर TX आणि RX डेटापाथचे निरीक्षण करतो आणि सिम्युलेटर कन्सोलमध्ये फ्रेम प्रदर्शित करतो.
एफ-टाइल संदर्भ आणि सिस्टम पीएलएल घड्याळे इंटेल एफपीजीए आयपी	ट्रान्सीव्हर आणि सिस्टम पीएलएल संदर्भ घड्याळे व्युत्पन्न करते.

२.४.२. सिम्युलेशन डिझाइन उदाample घटक
तक्ता 6. एफ-टाइल 25G इथरनेट डिझाइन उदाampले टेस्टबेंच File वर्णने

File नाव	वर्णन
टेस्टबेंच आणि सिम्युलेशन Files
मूलभूत_avl_tb_top.v	उच्च-स्तरीय टेस्टबेंच file. टेस्टबेंच DUT ला इन्स्टंट करते, डिझाइन घटक आणि क्लायंट लॉजिकवर Avalon® मेमरी-मॅप केलेले कॉन्फिगरेशन करते आणि 25G इथरनेट इंटेल FPGA IP वर किंवा वरून पॅकेट पाठवते आणि प्राप्त करते.
टेस्टबेंच स्क्रिप्ट्स
चालू ठेवले…

File नाव	वर्णन
run_vsim.do	टेस्टबेंच चालवण्यासाठी मॉडेलसिम स्क्रिप्ट.
run_vcs.sh	टेस्टबेंच चालवण्यासाठी Synopsys VCS स्क्रिप्ट.
run_xcelium.sh	टेस्टबेंच चालवण्यासाठी Cadence Xcelium स्क्रिप्ट.

२.४.३. चाचणी प्रकरण
सिम्युलेशन चाचणी केस खालील क्रिया करते:

1. F-tile 25G इथरनेट इंटेल FPGA IP आणि F-Tile संदर्भ आणि सिस्टम PLL घड्याळे इंटेल FPGA IP इन्स्टंट करते.
2. RX घड्याळ आणि PHY स्थिती सिग्नल सेटल होण्याची प्रतीक्षा करते.
3. PHY स्थिती मुद्रित करते.
4. 10 वैध डेटा पाठवतो आणि प्राप्त करतो.
5. परिणामांचे विश्लेषण करते. यशस्वी टेस्टबेंच "टेस्टबेंच पूर्ण" दाखवते.

खालील एसample आउटपुट यशस्वी सिम्युलेशन चाचणी रन दर्शवते:

संकलन

डिझाईन संकलित करणे आणि कॉन्फिगर करणे या प्रक्रियेचे अनुसरण कराampहार्डवेअर मध्ये leampनिवडलेल्या हार्डवेअरमध्ये le.
तुम्ही केवळ-संकलन डिझाइन वापरून संसाधनाच्या वापराचा आणि Fmax चा अंदाज लावू शकताampले वरील Start Compilation कमांड वापरून तुम्ही तुमची रचना संकलित करू शकता
इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये प्रोसेसिंग मेनू. यशस्वी संकलनामुळे संकलन अहवालाचा सारांश तयार होतो.
अधिक माहितीसाठी, इंटेल क्वार्टस प्राइम प्रो एडिशन वापरकर्ता मार्गदर्शक मध्ये डिझाइन संकलन पहा.
संबंधित माहिती

• डिझाईन संकलित करणे आणि कॉन्फिगर करणे उदाampपृष्ठ 7 वर हार्डवेअर मध्ये le
• इंटेल क्वार्टस प्राइम प्रो संस्करण वापरकर्ता मार्गदर्शक मध्ये डिझाइन संकलन

२.६. हार्डवेअर चाचणी
हार्डवेअर डिझाइनमध्ये माजीampले, तुम्ही आयपी कोरला अंतर्गत सिरीयल लूपबॅक मोडमध्ये प्रोग्राम करू शकता आणि ट्रान्समिट साइडवर ट्रॅफिक व्युत्पन्न करू शकता जे रिसीव्ह साइडमधून परत जाते.
डिझाईन एक्स चाचणी करण्यासाठी प्रदान केलेल्या संबंधित माहिती लिंकवरील प्रक्रियेचे अनुसरण कराampनिवडलेल्या हार्डवेअरमध्ये le.
संबंधित माहिती
F-tile 25G इथरनेट इंटेल FPGA IP हार्डवेअर डिझाइनची चाचणी करत आहेampपृष्ठ 8 वर le
2.6.1. चाचणी प्रक्रिया
डिझाईन एक्स चाचणी करण्यासाठी या चरणांचे अनुसरण कराampहार्डवेअरमध्ये:

1. आपण या डिझाइनसाठी हार्डवेअर चाचणी चालवण्यापूर्वी माजीampम्हणून, आपण सिस्टम रीसेट करणे आवश्यक आहे:
   a डिफॉल्ट सोर्स आणि प्रोब GUI साठी टूल्स ➤ इन-सिस्टम सोर्सेस आणि प्रोब्स एडिटर टूलवर क्लिक करा.
   b रीसेट लागू करण्यासाठी सिस्टम रीसेट सिग्नल (स्रोत[3:0]) 7 ते 8 पर्यंत टॉगल करा आणि सिस्टम रीसेट स्थितीतून सोडण्यासाठी सिस्टम रीसेट सिग्नल 7 वर परत करा.
   c प्रोब सिग्नल्सचे निरीक्षण करा आणि स्थिती वैध असल्याची खात्री करा.
2. सिस्टम कन्सोलमध्ये, hwtest फोल्डरवर नेव्हिगेट करा आणि कमांड चालवा: source main.tcl J निवडण्यासाठीTAG मास्टर. डीफॉल्टनुसार, पहिले जेTAG जे वर मास्टरTAG साखळी निवडली आहे. जे निवडण्यासाठीTAG इंटेल एजिलेक्स उपकरणांसाठी मास्टर, ही आज्ञा चालवा: set_jtag <number of appropriate JTAG मास्टर>. उदाample: set_jtag 1.
3. सीरियल लूपबॅक चाचणी सुरू करण्यासाठी सिस्टम कन्सोलमध्ये खालील आदेश चालवा:

तक्ता 7. कमांड पॅरामीटर्स

पॅरामीटर	वर्णन	Example वापर
chkphy_status	घड्याळ फ्रिक्वेन्सी आणि PHY लॉक स्थिती प्रदर्शित करते.	% chkphy_status 0 # लिंक 0 ची स्थिती तपासा
chkmac_stats	MAC आकडेवारी काउंटरमधील मूल्ये प्रदर्शित करते.	% chkmac_stats 0 # लिंक 0 चे मॅक आकडेवारी काउंटर तपासते
सर्व_आकडेवारी साफ करा	IP कोर आकडेवारी काउंटर साफ करते.	% clear_all_stats 0 # लिंक 0 चे सांख्यिकी काउंटर साफ करते
start_gen	पॅकेट जनरेटर सुरू करतो.	% start_gen 0 # लिंक 0 वर पॅकेट निर्मिती सुरू करा
stop_gen	पॅकेट जनरेटर थांबवते.	% stop_gen 0 # लिंक 0 वर पॅकेट निर्मिती थांबवा
loop_on	अंतर्गत सीरियल लूपबॅक चालू करते.	% loop_on 0 # लिंक 0 वर अंतर्गत लूपबॅक चालू करा
loop_off	अंतर्गत सीरियल लूपबॅक बंद करते.	% loop_off 0 # लिंक 0 वर अंतर्गत लूपबॅक बंद करा
reg_read	वर आयपी कोर रजिस्टर मूल्य मिळवते .	% reg_read 0x402 # लिंक 402 च्या 0 पत्त्यावर IP CSR रजिस्टर वाचा
reg_write	लिहितो पत्त्यावरील आयपी कोर रजिस्टरवर .	% reg_write 0x401 0x1 # लिंक 0 च्या 1 पत्त्यावर IP CSR स्क्रॅच रजिस्टरवर 401x0 लिहा

a loop_on टाइप करा अंतर्गत सीरियल लूपबॅक मोड चालू करण्यासाठी.
b chkphy_status टाइप करा PHY ची स्थिती तपासण्यासाठी. TXCLK, RXCLK, आणि RX स्थिती स्थिर दुव्यासाठी खाली दर्शविलेली समान मूल्ये असावीत:

c clear_all_stats टाइप करा TX आणि RX आकडेवारी रजिस्टर साफ करण्यासाठी.
d start_gen टाइप करा पॅकेट निर्मिती सुरू करण्यासाठी.
e stop_gen टाइप करा पॅकेट निर्मिती थांबवण्यासाठी.
f chkmac_stats टाइप करा TX आणि RX आकडेवारी काउंटर वाचण्यासाठी. याची खात्री करा:
i प्रसारित पॅकेट फ्रेम्स प्राप्त झालेल्या पॅकेट फ्रेम्सशी जुळतात.
ii कोणतीही त्रुटी फ्रेम प्राप्त झाली नाही.
g loop_off टाइप करा अंतर्गत सीरियल लूपबॅक बंद करण्यासाठी.
आकृती 7. Sample चाचणी आउटपुट—TX आणि RX सांख्यिकी काउंटर

F-tile 25G इथरनेट FPGA IP डिझाइन उदा. साठी दस्तऐवज पुनरावृत्ती इतिहासampवापरकर्ता मार्गदर्शक

दस्तऐवज आवृत्ती	इंटेल क्वार्टस प्राइम आवृत्ती	आयपी आवृत्ती	बदल
2022.10.14	22.3	1.0.0	प्रारंभिक प्रकाशन.

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.
आयएसओ
१६:१०
नोंदणीकृत

ऑनलाइन आवृत्ती
अभिप्राय पाठवा
ID: 750200
आवृत्ती: 2022.10.14

कागदपत्रे / संसाधने

इंटेल एफ-टाइल 25G इथरनेट एफपीजीए आयपी डिझाइन उदाample [pdf] वापरकर्ता मार्गदर्शक F-Tile 25G इथरनेट FPGA IP डिझाइन उदाample, F-Tile 25G, F-Tile 25G इथरनेट FPGA, FPGA IP डिझाइन एक्सampले, आयपी डिझाइन उदाampले, १

संदर्भ

• वापरकर्ता मॅन्युअल