DisplayPort Agilex F-Tile FPGA IP Design Example
Torolàlana ho an'ny mpampiasa
Nohavaozina ho an'ny Intel® Quartus® Prime Design Suite: 21.4
IP Version: 21.0.0
DisplayPort Intel FPGA IP Design Example Torolàlana fanombohana haingana
Ny DisplayPort Intel® FPGA IP design examples ho an'ny fitaovana Intel Agilex ™ F-tile dia manana testbench simulate sy famolavolana hardware izay manohana ny fanangonana sy ny fitsapana hardware.
Ny DisplayPort Intel FPGA IP dia manolotra ity endrika manaraka ityamples:
- DisplayPort SST parallèle loopback tsy misy maody Pixel Clock Recovery (PCR) amin'ny tahan'ny static
Rehefa mamorona drafitra ex ianaoample, ny editor parameter dia mamorona ho azy ny fileIlaina ny manao simulate, manangona ary manandrana ny famolavolana amin'ny hardware.
Fanamarihana: Intel Quartus® Prime 21.4 dikan-ny rindrambaiko ihany no manohana Preliminary Design Example ho an'ny tanjona Simulation, Synthesis, Compilation, ary famakafakana fotoana. Tsy voamarina tanteraka ny fiasan'ny Hardware.
Sary 1. Fampandrosoana Stages
Fampahafantarana mifandraika
- DisplayPort Intel FPGA IP User Guide
- Mifindra any amin'ny Intel Quartus Prime Pro Edition
1.1. Rafitra lahatahiry
Sary 2. Firafitry ny lahatahiry
Table 1. Design Example Components
| lahatahiry | Files |
| rtl/core | dp_core.ip |
| dp_rx.ip | |
| dp_tx.ip | |
| rtl/rx_phy | dp_gxb_rx/ ((Boky fananganana DP PMA UX) |
| dp_rx_data_fifo.ip | |
| rx_top_phy.sv | |
| rtl/tx_phy | dp_gxb_rx/ ((Boky fananganana DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Fitakiana Hardware sy Software
Intel dia mampiasa ireto fitaovana sy rindrambaiko manaraka ireto mba hitsapana ny endrika talohaample:
Hardware
- Intel Agilex I-Series Development Kit
Software
- Intel Quartus Prime
- Synopsys* VCL Simulator
1.3. Mamorona ny Design
Ampiasao ny tonian-dahatsoratry ny DisplayPort Intel FPGA IP amin'ny rindrambaiko Intel Quartus Prime mba hamoronana ny endrika talohaample.
Sary 3. Famoronana ny fikorianan'ny famolavolana
- Safidio ny Tools ➤ IP Catalog, ary safidio ny Intel Agilex F-tile ho fianakaviana fitaovana kendrena.
Fanamarihana: Ny design exampNy fitaovana Intel Agilex F-tile ihany no manohana azy. - Ao amin'ny Catalog IP, tadiavo ary tsindrio indroa DisplayPort Intel FPGA IP. Mipoitra ny fikandrana New IP Variation.
- Manorata anarana ambony indrindra ho an'ny fiovaovana IP mahazatra anao. Ny tonian-dahatsoratra parameter dia mitahiry ny fiovaovan'ny IP ao anaty a file atao hoe .ip.
- Azonao atao ny misafidy fitaovana Intel Agilex F-tile manokana ao amin'ny sahan'ny Device, na mitazona ny safidy fitaovana rindrambaiko Intel Quartus Prime.
- Tsindrio OK. Mipoitra ny tonian-dahatsoratra parameter.
- Ampifanaraho ny masontsivana tiana ho an'ny TX sy RX
- Ao amin'ny Design Exampamin'ny tabilao, safidio ny DisplayPort SST Parallel Loopback tsy misy PCR.
- Safidio ny Simulation hamoronana ny testbench, ary safidio ny Synthesis hamoronana ny famolavolana fitaovana example. Tsy maintsy misafidy farafaharatsiny iray amin'ireo safidy ireo ianao mba hamoronana ny endrika example files. Raha samy misafidy ianao dia ho lava kokoa ny fotoana famokarana.
- Tsindrio Generate Example Design.
1.4. Simulation ny Design
Ny DisplayPort Intel FPGA IP design exampNy testbench dia manao simulate ny famolavolana loopback serial avy amin'ny ohatra TX mankany amin'ny ohatra RX. Ny maodely mpamokatra maodely vidéo anatiny dia mitondra ny ohatra DisplayPort TX ary ny famoahana horonan-tsary RX ohatra dia mifandray amin'ny mpitsikilo CRC ao amin'ny testbench.
Sary 4. Fikoriana Simulation Design
- Mandehana any amin'ny lahatahiry simulator Synopsys ary mifidiana VCS.
- Alefaso ny script simulation.
Loharano vcs_sim.sh - Ny script dia manatanteraka Quartus TLG, manangona ary mitantana ny testbench ao amin'ny simulator.
- Diniho ny vokany.
Ny simulation mahomby dia mifarana amin'ny fampitahana Source sy Sink SRC.
1.5. Manangona sy manao simulation ny famolavolana
Sary 5. Manangona sy manao simulation ny famolavolana
Manangona sy manao andrana fihetsiketsehana amin'ny fitaovana example design, araho ireto dingana ireto:
- Ataovy azo antoka ny fitaovana exampvita ny generation le design.
- Sokafy ny rindrambaiko Intel Quartus Prime Pro Edition ary sokafy /quartus/agi_dp_demo.qpf.
- Kitiho ny Processing ➤ Start Compilation.
- Andraso mandra-pahavitan'ny Compilation.
Fanamarihana: Ny design example tsy manamarina ny Preliminary Design Exampmomba ny fitaovana amin'ity famoahana Quartus ity.
Fampahafantarana mifandraika
Intel Agilex I-Series FPGA Development Kit Guide User
1.6. DisplayPort Intel FPGA IP Design Example Parameter
Tabilao 2. DisplayPort Intel FPGA IP Design Example Parameter ho an'ny fitaovana Intel Agilex F-tile
| fikirana | sarobidy | Description |
| Misy Design Example | ||
| Select Design | • Tsy misy • DisplayPort SST Parallel Loopback tsy misy PCR |
Safidio ny endrika example ho vokarina. • Tsy misy: Tsy misy famolavolana example dia misy amin'ny fisafidianana paramètre amin'izao fotoana izao • DisplayPort SST Parallel Loopback tsy misy PCR: Ity endrika example dia mampiseho loopback parallèle avy amin'ny DisplayPort milentika mankany amin'ny loharano DisplayPort tsy misy maody Pixel Clock Recovery (PCR) rehefa alefanao ny mari-pamantarana Enable Video Input Image Port. |
| Design Example Files | ||
| Simulation | On, Off | Alefaso ity safidy ity mba hamoronana ny ilaina files ho an'ny testbench simulation. |
| voafintina | On, Off | Alefaso ity safidy ity mba hamoronana ny ilaina files ho an'ny fanangonana Intel Quartus Prime sy famolavolana fitaovana. |
| Format HDL vokarina | ||
| hiteraka File endrika | Verilog, VHDL | Safidio ny endrika HDL tianao ho an'ny endrika noforonina talohaample filemametraka. Fanamarihana: Ity safidy ity ihany no mamaritra ny endrika ho an'ny IP avo lenta vokarina files. Ny hafa rehetra files (ohatraample testbenches sy ny ambaratonga ambony files ho an'ny fampisehoana hardware) dia amin'ny endrika Verilog HDL. |
| Kit fampandrosoana tanjona | ||
| Select Board | • Tsy misy Kit Fampandrosoana • Intel Agilex I-Series Kit fampandrosoana |
Safidio ny solaitrabe ho an'ny endrika kendrena example. • Tsy misy Kit Fampandrosoana: Ity safidy ity dia manilika ny lafiny fitaovana rehetra amin'ny famolavolana example. Ny IP core dia mametraka ny fanendrena rehetra amin'ny pin virtoaly. Intel Agilex I-Series FPGA Development Kit: Ity safidy ity dia mifidy ho azy ny fitaovana kendrena amin'ny tetikasa mba hifanaraka amin'ny fitaovana amin'ity kitapo fampandrosoana ity. Azonao atao ny manova ny fitaovana kendrena amin'ny fampiasana ny mari-pamantarana Change Target Device raha toa ka misy karazana fitaovana hafa ny fanavaozana ny biraonao. Ny IP core dia mametraka ny fanendrena pin rehetra araka ny kitapo fampandrosoana. Fanamarihana: Famolavolana mialoha Example dia tsy voamarina amin'ny fitaovana amin'ity famoahana Quartus ity. • Kit fampandrosoana manokana: Ity safidy ity dia mamela ny famolavolana example hosedraina amin'ny kitapom-pampandrosoana an'ny antoko fahatelo miaraka amin'ny Intel FPGA. Mety mila apetrakao irery ny andraikitry ny pin. |
| Target fitaovana | ||
| Hanova ny fitaovana tanjona | On, Off | Ampidiro ity safidy ity ary safidio ny karazana fitaovana tiana ho an'ny kitapo fampandrosoana. |
Parallel Loopback Design Exampl'
Ny DisplayPort Intel FPGA IP design exampAsehoy ny loopback parallèle avy amin'ny ohatra DisplayPort RX mankany amin'ny ohatra DisplayPort TX tsy misy maody Pixel Clock Recovery (PCR) amin'ny tahan'ny static.
Tabilao 3. DisplayPort Intel FPGA IP Design Exampho an'ny Intel Agilex F-tile Device
| Design Example | fanendrena | Data tahan'ny | Fomban'ny Channel | Karazana Loopback |
| DisplayPort SST parallèle loopback tsy misy PCR | DisplayPort SST | HBR3 | simplex, | Parallèle tsy misy PCR |
2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Features
Ny SST parallel loopback design exampAsehon'ny les ny fandefasana horonan-tsary tokana avy amin'ny DisplayPort milentika mankany amin'ny loharano DisplayPort tsy misy Pixel Clock Recovery (PCR) amin'ny tahan'ny static.
Sary 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback tsy misy PCR
- Amin'ity variana ity, ny mason'ny loharanon'ny DisplayPort, TX_SUPPORT_IM_ENABLE, dia alefa ary ampiasaina ny fifandraisana amin'ny sary video.
- Ny dobo DisplayPort dia mahazo horonan-tsary sy na feo avy amin'ny loharanon-dahatsary ivelany toy ny GPU ary mamadika azy ho interface video parallèle.
- Ny famoahana horonan-tsarimihetsika DisplayPort milentika dia mitondra mivantana ny fifandraisana amin'ny horonan-tsary loharano DisplayPort ary manidy amin'ny rohy lehibe DisplayPort alohan'ny handefasana azy amin'ny monitor.
- Ny IOPLL dia samy mitondra ny famantaranandron'ny DisplayPort sy ny famantaran-dahatsary loharano amin'ny fatiantoka raikitra.
- Raha amboarina amin'ny HBR3 ny mari-pandrefesana DisplayPort sy MAX_LINK_RATE loharano ary amboarina ho Quad ny PIXELS_PER_CLOCK, dia mandeha amin'ny 300 MHz ny famantaranandro video mba hanohanana ny tahan'ny pixel 8Kp30 (1188/4 = 297 MHz).
2.2. Tetika famantaranandro
Ny rafitra famantaranandro dia mampiseho ireo sehatra famantaranandro ao amin'ny endrika DisplayPort Intel FPGA IP example.
Sary 7. Intel Agilex F-tile DisplayPort Transceiver rafitra famantaranandro
Tabilao 4. famantarana famantarana famantaranandro
| Clock in diagram | Description |
| SysPLL refclk | F-tile System PLL famantaranandro izay mety ho famantaranandro rehetra izay azo zaraina amin'ny System PLL ho an'io fatran'ny vokatra io. Amin'ity famolavolana ity example, system_pll_clk_link sy rx/tx refclk_link dia mizara mitovy SysPLL refclk izay 150Mhz. Tsy maintsy famantaranandro mandeha maimaim-poana izy io izay mifandray amin'ny pin famantaranandro famantarana famantarana transceiver natokana ho amin'ny seranan-tsambo famantaranandro fidirana amin'ny Reference sy System PLL Clock IP, alohan'ny hampifandray ny seranan-tsambo mifanaraka amin'izany amin'ny DisplayPort Phy Top. |
| system_pll_clk_link | Ny habetsan'ny System PLL farany ambany indrindra hanohanana ny tahan'ny DisplayPort rehetra dia 320Mhz. Ity design example mampiasa frequence 900 Mhz (ambony indrindra) mba ahafahan'ny SysPLL refclk zaraina amin'ny rx/tx refclk_link izay 150 Mhz. |
| rx_cdr_refclk_link/tx_pll_refclk_link | Rx CDR sy Tx PLL Link refclk izay raikitra amin'ny 150 Mhz hanohanana ny tahan'ny data DisplayPort rehetra. |
| rx_ls_clkout/tx dia clkout | DisplayPort Link Speed Clock ho famantaranandro ny DisplayPort IP core. Ny matetika mitovy amin'ny tahan'ny angona dia mizara amin'ny sakan'ny angona mifanitsy. Example: Frequency = tahan'ny data / sakan'ny data = 8.1G (HBR3) / 40bits = 202.5 Mhz |
2.3. Simulation Testbench
Ny testbench simulation dia mampitovy ny DisplayPort TX serial loopback amin'ny RX.
Sary 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram
Table 5. Testbench Components
| singa fototra | Description |
| Mpamorona modely modely | Ity mpamokatra ity dia mamokatra lamina bara miloko izay azonao amboarina. Azonao atao ny manitsy ny fotoanan'ny format video. |
| Testbench Control | Ity sakana ity dia manara-maso ny filaharan'ny fitsapana amin'ny simulation ary miteraka famantarana fanentanana ilaina amin'ny TX core. Ny sakana fanaraha-maso testbench koa dia mamaky ny sandan'ny CRC avy amin'ny loharano sy hilentika mba hanaovana fampitahana. |
| RX Link Speed Clock Frequency Checker | Ity mpanara-maso ity dia manamarina raha mifanaraka amin'ny tahan'ny angona tadiavina ny fatran'ny famantaranandro sitrana RX. |
| TX Link Speed Clock Frequency Checker | Ity mpanara-maso ity dia manamarina raha mifanaraka amin'ny tahan'ny angon-drakitra tadiavina ny fatran'ny famantaranandro sitrana TX. |
Ny testbench simulation dia manao ireto fanamarinana manaraka ireto:
Tabilao 6. Fanamarinana Testbench
| Criteria fitsapana | fanamarinana |
| • Fampiofanana rohy amin'ny tahan'ny data HBR3 • Vakio ny rejisitra DPCD mba hijerena raha mametraka sy mandrefy TX sy RX Link Speed matetika ny DP Status. |
Mampiditra Frequency Checker mba handrefesana ny famantaran'ny famantaranandro Link Speed avy amin'ny transceiver TX sy RX. |
| • Mandehana vidéo lamina avy amin'ny TX mankany RX. • Hamarino ny CRC ho an'ny loharano sy hilentika mba hahitana raha mifanaraka |
• Mampifandray mpamokatra lamina vidéo amin'ny Loharano DisplayPort mba hamoronana ny lamina vidéo. • Ny fanaraha-maso Testbench manaraka dia mamaky ny Source sy Sink CRC avy amin'ny rejisitra DPTX sy DPRX ary mampitaha mba hahazoana antoka fa mitovy ny soatoavina CRC roa. Fanamarihana: Mba hahazoana antoka fa voaisa ny CRC, dia tsy maintsy avelanao ny mari-pamantarana automatique fitsapana Support CTS. |
Tantara fanavaozana antontan-taratasy ho an'ny DisplayPort Intel
Agilex F-tile FPGA IP Design Example User Guide
| Document Version | Intel Quartus Prime Version | IP Version | FIOVANA |
| 2021.12.13 | 21.4 | 21.0.0 | Famoahana voalohany. |
Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'ny fampahalalana navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy.
* Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.
ISO 9001: 2015 Voasoratra
Online Version
Alefaso ny valiny
UG-20347
ID: 709308
Version: 2021.12.13
Documents / Loharano
 |
intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] Torolàlana ho an'ny mpampiasa DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP Design, UG-20347, 709308 |
