FPGA IP
Design Example User Guide
F-Tile 25G Ethernet Intel®
Nohavaozina ho an'ny Intel® Quartus®
Prime Design Suite: 22.3
IP Version: 1.0.0
Torolalana fanombohana haingana
Ny F-tile 25G Ethernet Intel FPGA IP ho an'ny fitaovana Intel Agilex ™ dia manome ny fahaiza-mamorona endrika taloha.amples ho an'ny fanamafisana voafantina.
Sary 1. Design Example Usage
Rafitra lahatahiry
Sary 2. 25G Ethernet Intel FPGA IP Design Example Directory Structure
- Ny simulation files (testbench ho an'ny simulation ihany) dia hita aoample_dir>/example_testbench.
- The compilation-only design example dia ao amin'nyample_dir>/ compilation_test_design.
- Ny fanamafisana ny fitaovana sy ny fitsapana files (ny design example in hardware) dia hita aoample_dir>/hardware_test_design.
Tabilao 1. Lahatsoratra sy File Famaritana
| File anarana | Description |
| eth_ex_25g.qpf | Tetikasa Intel Quartus® Prime file. |
| eth_ex_25g.qsf | Fandrafitra tetikasa Intel Quartus Prime file. |
| eth_ex_25g.sdc | Synopsys Design Constraints file. Azonao atao ny mandika sy manova izany file ho an'ny famolavolanao fototra 25GbE Intel FPGA IP anao. |
| eth_ex_25g.v | Famolavolana Verilog HDL ambony indrindra example file. Ny famolavolana fantsona tokana dia mampiasa Verilog file. |
| mahazatra/ | Fitaovana famolavolana example fanohanana files. |
| hwtest/main.tcl | Main file mba hidirana amin'ny System Console. |
Mamorona ny Design Example
Sary 4. Example Design Tab ao amin'ny F-tile 25G Ethernet Intel FPGA IP Parameter Editor
Araho ireto dingana ireto mba hamoronana ny famolavolana fitaovana example sy testbench:
- Ao amin'ny Intel Quartus Prime Pro Edition, tsindrio File ➤ New Project Wizard hamorona tetikasa Quartus Prime vaovao, na File ➤ Open Project hanokafana tetikasa Quartus Prime efa misy. Manosika anao hamaritra fitaovana iray ny mpamosavy.
- Ao amin'ny Catalog IP, tadiavo ary safidio ny 25G Ethernet Intel FPGA IP ho an'ny Agilex. Mipoitra ny fikandrana New IP Variation.
- Manorata anarana ambony indrindra ho an'ny fiovaovan'ny IP anao ary tsindrio OK. Ny tonian-dahatsoratra parameter dia manampy ny .ip ambony indrindra file ho azy ny tetikasa ankehitriny. Raha asaina ianao hampiditra tanana ny .ip file amin'ny tetikasa, tsindrio Project ➤ Add/Esory Files ao amin'ny Tetikasa hanampiana ny file.
- Ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition dia tsy maintsy misafidy fitaovana Intel Agilex manokana ianao ao amin'ny sahan'ny Device, na mitazona ny fitaovana mahazatra atolotry ny rindrambaiko Intel Quartus Prime.
Fanamarihana: Ny famolavolana hardware example overwrite ny fifantenana amin'ny fitaovana eo amin'ny solaitrabe kendrena. Manondro ny birao kendrena avy amin'ny menio famolavolana example safidy ao amin'ny Example Design tab. - Tsindrio OK. Mipoitra ny tonian-dahatsoratra parameter.
- Ao amin'ny tabilao IP, mariho ny mari-pamantarana ho an'ny fiovaovana fototra IP anao.
- Ao amin'ny Example Design tab, ho an'ny Eksample Design Files, safidio ny safidy Simulation hamoronana ny testbench, ary safidio ny safidy Synthesis hamoronana ny famolavolana fitaovana example. Verilog HDL ihany files no vokarina.
Fanamarihana: Tsy misy fototra VHDL IP azo ampiasaina. Soraty ny Verilog HDL ihany, ho an'ny famolavolana fototra IP anao example. - Ho an'ny Kit Development Target, safidio ny Agilex I-series Transceiver-SoC Dev Kit
- Tsindrio ny Generate Exampny bokotra Design. Ny Select ExampMiseho ny varavarankely Design Directory.
- Raha te hanova ny endrika exampny lalan'ny lahatahiry na anarana avy amin'ny default aseho (alt_e25_f_0_example_design), mijery ny lalana vaovao ary soraty ny endrika vaovao exampny anaran'ny lahatahiry (ample_dir>).
- Tsindrio OK.
1.2.1. Design Example Parameter
Tabilao 2. Parametera ao amin'ny Eksampny Design Tab
| fikirana | Description |
| Example Design | Misy example designs ho an'ny setting parameter IP. Fantsona tokana ihany example design no tohana amin'ity IP ity. |
| Example Design Files | ny files hamokatra ho an'ny dingana fampandrosoana samihafa. • Simulation—mamorona izay ilaina files ho simulation ny exampfamolavolana. • Synthesis—mamorona ny synthesis files. Ampiasao ireto files mba hanangonana ny famolavolana ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition ho an'ny fitiliana hardware ary hanao famakafakana fotoana tsy miovaova. |
| hiteraka File endrika | Ny format RTL files for simulation—Verilog. |
| Select Board | Fitaovana fanohanana ho an'ny fampiharana ny famolavolana. Rehefa misafidy birao fampandrosoana Intel FPGA ianao dia ampiasao ny fitaovana AGIB027R31B1E2VRO ho fitaovana kendrena ho an'ny famolavolana taloha.ample generation. Agilex I-series Transceiver-SoC Dev Kit: Ity safidy ity dia ahafahanao manandrana ny endrika talohaample amin'ny kitapom-pampandrosoana Intel FPGA IP voafantina. Ity safidy ity dia misafidy ho azy ny Target Device an'ny AGIB027R31B1E2VRO. Raha manana naoty fitaovana hafa ny fanavaozana ny biraonao dia azonao ovaina ny fitaovana kendrena. tsy misy: Ity safidy ity dia tsy ahitana ny lafiny fitaovana amin'ny famolavolana example. |
1.3. Mamorona Tile Files
Ny Fanohanana-Logic Generation dia dingana mialoha synthesis ampiasaina hamokarana taila files ilaina amin'ny simulation sy ny famolavolana fitaovana. Ny famokarana taila dia ilaina ho an'ny rehetra
F-tile mifototra amin'ny famolavolana simulations. Tsy maintsy vitanao io dingana io alohan'ny simulation.
- Ao amin'ny baikon'ny baiko, mandehana mankany amin'ny lahatahiry compilation_test_design ao amin'ny ex-naoampny design: cd /compilation_test_design.
- Alefaso ity baiko manaraka ity: quartus_tlg alt_eth_25g
1.4. Manamboatra ny F-tile 25G Ethernet Intel FPGA IP Design
Exampny Testbench
Azonao atao ny manangona sy mamolavola ny famolavolana amin'ny alàlan'ny fandefasana script simulation avy amin'ny baikon'ny baiko.
- Ao amin'ny baikon'ny baiko, ovay ny lahatahiry miasa simulating testbench: cdample_dir>/ex_25g/sim.
- Alefaso ny simulation setup IP: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf
Tabilao 3. Dingana hanaovana simulate ny Testbench
| Simulator | torolalana |
| VCS* | Ao amin'ny andalana baiko, soraty ny sh run_vcs.sh |
| QuestaSim* | Ao amin'ny andalana baiko, soraty vsim -do run_vsim.do -logfile vsim.log Raha tianao ny manao simulate nefa tsy mampiakatra ny QuestaSim GUI dia midira vsim -c -do run_vsim.do -logfile vsim.log |
| Cadence -Xcelium* | Ao amin'ny andalana baiko, soraty ny sh run_xcelium.sh |
Ny simulation mahomby dia mifarana amin'ny hafatra manaraka:
Nandalo ny simulation. na Testbench feno.
Aorian'ny fahavitan'ny fahombiazana dia azonao atao ny mamakafaka ny valiny.
1.5. Manangona sy manamboatra ny Design Exampao amin'ny Hardware
Ny 25G Ethernet Intel FPGA IP tonian-dahatsoratra parameter dia ahafahanao manangona sy manamboatra ny endrika talohaample amin'ny kitapom-pampandrosoana tanjona.
Manangona sy manamboatra endrika exampamin'ny fitaovana, araho ireto dingana ireto:
- Alefaso ny rindrambaiko Intel Quartus Prime Pro Edition ary safidio ny Processing ➤ Start Compilation mba hanangonana ny famolavolana.
- Rehefa avy mamorona zavatra SRAM ianao file .sof, araho ireto dingana ireto mba hanomanana ny famolavolana fitaovana exampamin'ny fitaovana Intel Agilex:
a. Ao amin'ny Tools menu, tsindrio Programmer.
b. Ao amin'ny Programmer, tsindrio Hardware Setup.
c. Mifidiana fitaovana fandaharana.
d. Safidio ary ampio ny birao Intel Agilex amin'ny fivoriana Intel Quartus Prime Pro Edition.
e. Ataovy azo antoka fa napetraka amin'ny JTAG.
f. Safidio ny fitaovana Intel Agilex ary tsindrio Add Device. Mampiseho ny Programmer
kisary sakana misy ny fifandraisana eo amin'ny fitaovana eo amin'ny solaitrabe.
g. Eo amin'ny laharana misy ny .sof-nao, dia jereo ny boaty misy ny .sof.
h. Jereo ny boaty ao amin'ny tsanganana Program / Configure.
i. Tsindrio Start.
1.6. Fitsapana ny F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
Rehefa avy nanangona ny F-tile 25G Ethernet Intel FPGA IP design exampary ampifanaraho amin'ny fitaovana Intel Agilex anao, azonao atao ny mampiasa ny System Console mba handrindrana ny IP core.
Hamelona ny System Console ary hizaha toetra ny famolavolana fitaovana example, araho ireto dingana ireto:
- Ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition, safidio ny Tools ➤ System
Debugging Tools ➤ System Console hanombohana ny rafitra console. - Ao amin'ny tontonana Tcl Console, soraty ny cd hwtest hanovana ny lahatahiry ho / hardware_test_design/hwtest.
- Soraty ny source main.tcl hanokafana fifandraisana amin'ny JTAG tompo.
Araho ny fomba fitsapana ao amin'ny fizarana Hardware Testing amin'ny famolavolana example ary diniho ny valin'ny fitsapana ao amin'ny System Console.
F-tile 25G Ethernet Design Example ho an'ny Intel Agilex Devices
Ny endrika F-tile 25G Ethernet example dia mampiseho vahaolana Ethernet ho an'ny fitaovana Intel Agilex mampiasa ny 25G Ethernet Intel FPGA IP core.
Mamorona ny famolavolana example avy amin'ny Exampny tabilao famolavolana an'ny tonian-dahatsoratra 25G Ethernet Intel FPGA IP. Azonao atao ihany koa ny misafidy ny hamorona ny famolavolana misy na tsy misy
ny endri-javatra Reed-Solomon Forward Error Correction (RS-FEC).
2.1. endri-javatra
- Manohana fantsona Ethernet tokana miasa amin'ny 25G.
- Mamorona endrika example miaraka amin'ny endri-javatra RS-FEC.
- Manome script testbench sy simulation.
- Mametraka F-Tile Reference sy System PLL Clock Intel FPGA IP mifototra amin'ny fanamafisana IP.
2.2. Fitakiana Hardware sy Software
Intel dia mampiasa ireto fitaovana sy rindrambaiko manaraka ireto mba hitsapana ny endrika talohaample ao amin'ny rafitra Linux:
- Software Intel Quartus Prime Pro Edition.
- Siemens* EDA QuestaSim, Synopsys* VCS, ary simulator Cadence Xcelium.
- Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) ho an'ny fitiliana fitaovana.
2.3. Famaritana miasa
Ny endrika F-tile 25G Ethernet example dia ahitana ny MAC + PCS + PMA core variant. Ireto diagrama sakana manaraka ireto dia mampiseho ny singa famolavolana sy ny mari-pamantarana ambony indrindra amin'ny variana fototra MAC+PCS+PMA amin'ny endrika F-tile 25G Ethernet example.
Sary 5. Diagrama sakana—F-tile 25G Ethernet Design Example (MAC+PCS+PMA Core Variant)
2.3.1. Design Components
Tabilao 4. Design Components
| singa fototra | Description |
| F-tile 25G Ethernet Intel FPGA IP | Ahitana ny MAC, PCS, ary Transceiver PHY, miaraka amin'ny fanamafisana manaraka: • Variant fototra: MAC+PCS+PMA • Alefaso ny fanaraha-maso ny fikorianan'ny rano: Tsy voatery • Alefaso ny famoronana lesoka rohy: Tsy voatery • Alefaso ny passthrough mialoha: Tsy voatery • Alefaso ny fanangonana antontan'isa: Tsy voatery • Alefaso ny kaontera statistika MAC: Tsy voatery • Fanondroana famantaranandro matetika: 156.25 Ho an'ny design exampmiaraka amin'ny endri-javatra RS-FEC, dia amboarina ity paramèty fanampiny manaraka ity: • Alefaso ny RS-FEC: Tsy voatery |
| F-Tile Reference sy System PLL Clock Intel FPGA IP | Ny F-Tile Reference sy System PLL Clock Intel FPGA IP parameter editor dia mifanaraka amin'ny fepetra takian'ny F-tile 25G Ethernet Intel FPGA IP. Raha mamorona ny endrika example mampiasa Mamorona Example Design bokotra ao amin'ny tonian-dahatsoratra IP parameter, ny IP dia mipoitra ho azy. Raha mamorona ny endrikao manokana ianao exampAmin'izany, tsy maintsy apetrakao amin'ny tanana ity IP ity ary mampifandray ny seranana I/O rehetra. Raha mila fanazavana momba ity IP ity dia jereo ny F-Tile Architecture sy PMA ary FEC Direct PHY IP Torolàlana ho an'ny mpampiasa. |
| Lojika mpanjifa | ahitana: • Mpamokatra fifamoivoizana, izay mamokatra fonosana mipoaka mankany amin'ny 25G Ethernet Intel FPGA IP fototra ho an'ny fandefasana. • Fanaraha-maso ny fifamoivoizana, izay manara-maso ny fonosana vaky izay avy amin'ny 25G Ethernet Intel FPGA IP core. |
| Source sy Probe | Famantarana loharano sy famotopotorana, anisan'izany ny famantarana fampidiran'ny rafitra, izay azonao ampiasaina amin'ny debugging. |
Fampahafantarana mifandraika
F-Tile Architecture sy PMA ary FEC Direct PHY IP Torolàlana ho an'ny mpampiasa
Simulation
Ny testbench dia mandefa fifamoivoizana amin'ny alàlan'ny IP core, mampiasa ny lafiny fandefasana ary mandray ny lafiny amin'ny IP core.
2.4.1. Testbench
Sary 6. Diagrama sakana amin'ny F-tile 25G Ethernet Intel FPGA IP Design Exampny Simulation Testbench
Table 5. Testbench Components
| singa fototra | Description |
| Fitaovana andrana (DUT) | Ny 25G Ethernet Intel FPGA IP core. |
| Ethernet Packet Generator sy Packet Monitor | • Ny mpamokatra fonosana dia mamokatra frames ary mandefa any amin'ny DUT. • Manara-maso ny angon-drakitra TX sy RX ny Packet Monitor ary mampiseho ny frame ao amin'ny console simulator. |
| F-Tile Reference sy System PLL Clock Intel FPGA IP | Mamorona famantaranandro famantarana famantarana famantarana PLL sy transceiver. |
2.4.2. Famolavolana simulation Example Components
Tabilao 6. F-tile 25G Ethernet Design Exampny Testbench File Famaritana
| File Anarana | Description |
| Testbench sy Simulation Files | |
| fototra_avl_tb_top.v | Top-level testbench file. Ny testbench dia mametraka ny DUT, manatanteraka ny fikirakirana fitadidiana Avalon® amin'ny singa famolavolana sy ny lojikan'ny mpanjifa, ary mandefa sy mandray fonosana mankany na avy amin'ny 25G Ethernet Intel FPGA IP. |
| Testbench Scripts | |
| nitohy… | |
| File Anarana | Description |
| run_vsim.do | Ny script ModelSim hampandehanana ny testbench. |
| run_vcs.sh | Ny script Synopsys VCS hampandehanana ny testbench. |
| run_xcelium.sh | Ny script Cadence Xcelium hampandehanana ny testbench. |
2.4.3. Tranga fitsapana
Ny tranga fitsapana simulation dia manao ireto hetsika manaraka ireto:
- Mamorona F-tile 25G Ethernet Intel FPGA IP sy F-Tile Reference ary System PLL Clock Intel FPGA IP.
- Miandry ny famantaranandro RX sy ny mari-pamantarana sata PHY hilamina.
- Manonta ny sata PHY.
- Mandefa sy mandray angona manankery 10.
- Mamakafaka ny vokatra. Ny testbench mahomby dia mampiseho "Testbench feno.".
Ireto manaraka ireto sample output dia mampiseho ny fahombiazan'ny fitsapana simulation:
fitambaran'ireo
Araho ny dingana amin'ny fanangonana sy ny fanamboarana ny Design Example ao amin'ny Hardware mba hanangonana sy hanamboarana ny famolavolana example ao amin'ny fitaovana voafantina.
Azonao atao ny manombatombana ny fampiasana ny loharanon-karena sy ny Fmax amin'ny alàlan'ny famolavolana famoriam-bola fotsinyample. Azonao atao ny manangona ny endrikao amin'ny alàlan'ny baiko Start Compilation amin'ny
Menu fanodinana ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition. Ny fanangonana mahomby dia miteraka ny famintinana ny tatitra fanangonana.
Raha mila fanazavana fanampiny dia jereo ny Design Compilation ao amin'ny Intel Quartus Prime Pro Edition User Guide.
Fampahafantarana mifandraika
- Manangona sy manamboatra ny Design Exampao amin'ny Hardware ao amin'ny pejy faha-7
- Famoronana famolavolana ao amin'ny Torolàlana mpampiasa Intel Quartus Prime Pro Edition
2.6. Fitsapana Hardware
Ao amin'ny famolavolana hardware exampAmin'ny ankapobeny, azonao atao ny mandrindra ny IP core amin'ny mode loopback serial anatiny ary miteraka fifamoivoizana amin'ny lafiny fandefasana izay miverina amin'ny lafiny fandraisana.
Araho ny fomba fiasa amin'ny rohy fampahalalana mifandraika omena mba hitsapana ny endrika example ao amin'ny fitaovana voafantina.
Fampahafantarana mifandraika
Fitsapana ny F-tile 25G Ethernet Intel FPGA IP Hardware Design Exampeo amin’ny pejy faha-8
2.6.1. Fomba fitsapana
Araho ireto dingana ireto mba hitsapana ny endrika exampamin'ny hardware:
- Alohan'ny hanaovanao ny fitsapana hardware ho an'ity famolavolana ex ityample, tsy maintsy averinao indray ny rafitra:
a. Kitiho ny Tools ➤ In-System Sources & Probes Editor tool ho an'ny default Source and Probe GUI.
b. Ampifamadiho ny famantarana famerenan'ny rafitra (Source[3:0]) manomboka amin'ny 7 ka hatramin'ny 8 mba hampiharana ny famerenana ary avereno amin'ny 7 ny famantarana famerenan'ny rafitra mba hamotsorana ny rafitra amin'ny toetry ny famerenana.
c. Araho ny famantarana Probe ary ho azo antoka fa marina ny sata. - Ao amin'ny console system, mandehana mankany amin'ny lahatahiry hwtest ary araho ny baiko: source main.tcl mba hisafidianana JTAG tompo. Amin'ny alàlan'ny default, ny voalohany JTAG master amin'ny JTAG rojo no voafantina. Mba hisafidianana ny JTAG master ho an'ny fitaovana Intel Agilex, araho ity baiko ity: set_jtag <number of appropriate JTAG tompony>. Ekample: set_jtag 1.
- Alefaso ao amin'ny console system ireto baiko manaraka ireto mba hanombohana ny fitsapana loopback serial:
Tabilao 7. Parameter baiko
| fikirana | Description | Example Usage |
| chkphy_status | Mampiseho ny fahitan'ny famantaranandro sy ny toeran'ny fanakatonana PHY. | % chkphy_status 0 # Jereo ny satan'ny rohy 0 |
| chkmac_stats | Mampiseho ny soatoavina ao amin'ny kaontin'ny antontan'isa MAC. | % chkmac_stats 0 # Manamarina ny kaontin'ny statistika mac amin'ny rohy 0 |
| clear_all_stats | Manadio ny kaontinao antontan'isa fototra IP. | % clear_all_stats 0 # Manadio antontan'isa mifanandrify amin'ny rohy 0 |
| start_gen | Manomboka ny famokarana fonosana. | % start_gen 0 # Atombohy ny famokarana fonosana amin'ny rohy 0 |
| stop_gen | Atsaharo ny mpamokatra fonosana. | % stop_gen 0 # Atsaharo ny famokarana fonosana amin'ny rohy 0 |
| loop_on | Alefaso ny loopback serial anatiny. | % loop_on 0 # Ampidiro ny loopback anatiny amin'ny rohy 0 |
| loop_off | Esory ny loopback serial anatiny. | % loop_off 0 # Vonoy ny loopback anatiny amin'ny rohy 0 |
| reg_read | Mamerina ny sandan'ny rejistra fototra IP amin'ny . | % reg_read 0x402 # Vakio ny rejisitra IP CSR amin'ny adiresy 402 amin'ny rohy 0 |
| reg_write | manoratra mankany amin'ny rejisitra fototra IP amin'ny adiresy . | % reg_write 0x401 0x1 # Manorata 0x1 amin'ny IP CSR rejisitra scratch amin'ny adiresy 401 amin'ny rohy 0 |
a. Type loop_on hamerenana ny maody loopback serial anatiny.
b. Type chkphy_status hanamarina ny satan'ny PHY. Ny sata TXCLK, RXCLK, ary RX dia tokony hanana sanda mitovy aseho eto ambany ho an'ny rohy miorina:
c. Soraty ny clear_all_stats hanadio ny rejisitra momba ny antontan'isa TX sy RX.
d. Type start_gen hanombohana ny famokarana fonosana.
e. Type stop_gen hampitsahatra ny famokarana packet.
f. Soraty ny chkmac_stats hamaky ny kaontera statistika TX sy RX. Ataovy azo antoka fa:
i. Mifanaraka amin'ny fonon'ny fonosana voaray ny sarin'ny fonosana alefa.
ii. Tsy misy frame diso voaray.
g. Type loop_off hamono ny loopback serial anatiny.
Sary 7. Sample Test Output—Tx sy RX Statistics Counters
 |
 |
Tantara fanavaozana antontan-taratasy ho an'ny F-tile 25G Ethernet FPGA IP Design Example User Guide
| Document Version | Intel Quartus Prime Version | IP Version | FIOVANA |
| 2022.10.14 | 22.3 | 1.0.0 | Famoahana voalohany. |
Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra, na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'izay vaovao navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy. * Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.
ISO
9001:2015
voasoratra anarana
Online Version
Alefaso ny valiny
ID: 750200
Dikan-teny: 2022.10.14
Documents / Loharano
 |
intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] Torolàlana ho an'ny mpampiasa F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Exampny, 750200 |
